本文選題：AD采樣 + LVDS�。� 參考：《鄭州大學》2017年碩士論文

【摘要】：在變壓器等電壓較高的電氣設備的絕緣層中會發(fā)生局部放電現(xiàn)象,局部放電會導致導體間的絕緣層局部發(fā)生短接,對絕緣層的絕緣性能產(chǎn)生影響。輕微的局部放電對絕緣層的絕緣性能影響較小,不會造成絕緣強度的明顯下降,但對于強烈的局部放電,絕緣層的絕緣強度很快下降,這會影響設備的安全運行。局部放電是影響變壓器穩(wěn)定性的重要因素,本文基于變壓器局部放電信號檢測的需要,設計了一種高速數(shù)據(jù)采集系統(tǒng),實現(xiàn)局部放電信號的AD采樣變換和實時傳輸,使上位機能夠實時接收這些采樣數(shù)據(jù)。本系統(tǒng)分為采樣模塊和PCIe接口模塊兩部分,采用XC7K325T FPGA作為系統(tǒng)的控制和處理核心。采樣模塊將輸入的模擬信號進行模數(shù)轉換后發(fā)送給FPGA,在FPGA內(nèi)部進行串并轉換后由FIFO緩存;PCIe接口模塊負責將FIFO中的數(shù)據(jù)組包,并在PCIe用戶邏輯的控制下經(jīng)4-lane PCIe接口傳輸給上位機。論文重點設計了ADC配置邏輯、串行LVDS接口邏輯和PCIe接口邏輯。ADC配置邏輯實現(xiàn)ADC工作模式的配置;串行LVDS接口邏輯包括位時鐘對齊邏輯、框架同步時鐘匹配邏輯和串并轉換邏輯三部分,實現(xiàn)串行LVDS信號在FPGA內(nèi)部的正確接收和串并轉換;PCIe接口邏輯包括寄存器控制邏輯、發(fā)送引擎和接收引擎,實現(xiàn)上位機控制命令的下傳和采樣數(shù)據(jù)的上傳。通過仿真和調(diào)試,采樣模塊的8個通道能以100MSPS采樣速率對信號進行采樣,FPGA能正確接收到采樣數(shù)據(jù),4-lane PCIe接口傳輸速率為1500M/S,能將采樣數(shù)據(jù)實時傳輸給上位機。
[Abstract]:Partial discharge will occur in the insulation layer of electrical equipment with high voltage such as transformer. Partial discharge will lead to the partial connection between conductors, which will affect the insulation performance of the insulation layer. The slight partial discharge has little effect on the insulation performance of the insulation layer, and will not cause the obvious decrease of the insulation strength. However, for the strong partial discharge, the insulation strength of the insulation layer will decrease quickly, which will affect the safe operation of the equipment. Partial discharge is an important factor affecting transformer stability. Based on the need of transformer partial discharge signal detection, a high-speed data acquisition system is designed to realize AD sampling conversion and real-time transmission of partial discharge signal. This enables the upper computer to receive these sampled data in real time. The system is divided into two parts: sampling module and PCIe interface module. XC7K325T FPGA is used as the control and processing core of the system. The sampling module transmits the input analog signal to FPGA after analog-to-digital conversion. After serial and parallel conversion in FPGA, the FIFO cache is responsible for the data group packet in FIFO, and it is transmitted to the host computer via 4-lane PCIe interface under the control of PCIe user logic. This paper focuses on the design of ADC configuration logic, serial LVDS interface logic and PCIe interface logic .ADC configuration logic to realize the configuration of ADC mode, the serial LVDS interface logic includes bit clock alignment logic. The frame synchronous clock matching logic and serial-parallel conversion logic are used to realize the correct reception of serial LVDS signals in FPGA and the serial parallel conversion logic including register control logic, sending engine and receiving engine. The control command of upper computer is transmitted down and the sample data is uploaded. Through simulation and debugging, the 8 channels of the sampling module can sample the signal at the 100MSPS sampling rate. The sampling data can be correctly received by the 4-lane PCIe interface transmission rate of 1500 m / s, and the sampling data can be transmitted to the upper computer in real time.
【學位授予單位】：鄭州大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TP274.2

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