本文選題：HDLC協(xié)議 + PCI總線��； 參考：《東南大學(xué)》2016年碩士論文

【摘要】：隨著互聯(lián)網(wǎng)逐漸進入大數(shù)據(jù)時代,研究高效高速的串行通訊成為一種必然趨勢。路由器的廣域網(wǎng)接口卡一般都采用基于外圍部件互聯(lián)(Peripheral Component Interconnect, PCI)總線的高速串行通訊控制器進行控制。高級數(shù)據(jù)鏈路控制協(xié)議(High Level Data Link Control, HDLC)是數(shù)據(jù)鏈路層中最常用的協(xié)議,它具有強大的差錯檢測功能和高可靠、高效率、透明傳輸?shù)奶攸c,能應(yīng)用于任何面向比特的高速數(shù)據(jù)傳輸系統(tǒng)中。因此,本文采用HDLC協(xié)議控制器處理串行通訊中的數(shù)據(jù),保證了數(shù)據(jù)的正確傳輸。本文在分析PCI總線與]HDLC協(xié)議的基礎(chǔ)上,設(shè)計了一種基于PCI總線的串行通訊控制器,描述了HDLC控制器與PCI總線進行通信的接口信號。設(shè)計分為發(fā)送和接收兩個模塊,兩大模塊的工作互不干擾,分別由各自的控制器加以控制。HDLC發(fā)送器包括并串移位寄存器、幀校驗序列(Frame Check Sequence, FCS)發(fā)生器、零插入、標(biāo)志停止字的產(chǎn)生以及發(fā)送控制等模塊,HDLC接收器包括標(biāo)志停止字檢測、零檢測、FCS校驗器、串并轉(zhuǎn)換、接收控制等模塊。其中,FCS校驗部分采用循環(huán)冗余校驗(Cyclic Redundancy Check, CRC),以保證數(shù)據(jù)傳輸?shù)恼_性和完整性。通過對發(fā)送和接收控制模塊的重點描述,說明了系統(tǒng)中數(shù)據(jù)發(fā)送和接收處理的詳細過程。本文采用Verilog HDL語言進行電路設(shè)計,并且使用Modelsim軟件進行功能仿真。在TSMC90nm工藝下,電路的工作頻率可達到400MHz。最后,通過FPGA驗證證明了設(shè)計能夠正確完成數(shù)據(jù)的發(fā)送和接收功能。此外,若傳輸一字節(jié)數(shù)據(jù),在使用16位CRC時發(fā)送模塊的吞吐率最高可達80Mb/s,接收模塊的吞吐率最高可達94Mb/s,能滿足高速串行通訊的需求。
[Abstract]:With the Internet gradually entering big data era, the study of high-efficiency and high-speed serial communication has become an inevitable trend. The WAN interface card of the router is usually controlled by a high speed serial communication controller based on peripheral Component Interconnect (PCI) bus. High Level Data Link Control (HDLC) is the most commonly used protocol in the data link layer. It has powerful error detection function and features of high reliability, high efficiency and transparent transmission. It can be used in any bit-oriented high-speed data transmission system. Therefore, the HDLC protocol controller is used to deal with the data in serial communication to ensure the correct transmission of data. Based on the analysis of PCI bus and] HDLC protocol, a serial communication controller based on PCI bus is designed, and the interface signal between HDLC controller and PCI bus is described. The design is divided into two modules: sending and receiving. The work of the two modules is not interfered with each other. The transmitter is controlled by their respective controllers. The transmitter includes serial shift registers, frame Check Sequence, FCS) generator and zero insertion. The signal stop word generation and transmission control module HDLC receiver includes sign stop word detection, zero detection FCS calibrator, series-parallel conversion, receiving control and other modules. In order to ensure the correctness and integrity of data transmission, cyclic Redundancy check (CRCs) is adopted in the part of FCS verification. The detailed process of data sending and receiving in the system is explained by describing the module of sending and receiving control. In this paper, Verilog HDL language is used for circuit design, and Modelsim software is used for functional simulation. In TSMC90nm process, the working frequency of the circuit can reach 400 MHz. Finally, FPGA verification proves that the design can complete the function of sending and receiving data correctly. In addition, if one byte of data is transmitted, the throughput of transmission module can reach 80 MB / s when using 16-bit CRC, and the throughput of receiving module can reach 94 MB / s, which can meet the demand of high speed serial communication.
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP273

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本文編號：1867870