本文關(guān)鍵詞：基于FPGA的多通道高頻信號采集和存儲研究

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【摘要】：超聲醫(yī)學(xué)設(shè)備以其顯示方法多樣、無創(chuàng)、無痛,特別是觀察心血管臟器的血流動力學(xué)和探測人體軟組織有獨到之處,被廣泛使用于醫(yī)學(xué)臨床診斷的各個方面。一般高頻超聲常用頻段集中在3.5—7.5MHz,在這個頻段的超聲醫(yī)療設(shè)備在國內(nèi)外已經(jīng)應(yīng)用的很廣泛。大于20MHz的超高頻超聲相對于一般超聲,能更好的顯示淺表器內(nèi)的微小病灶及細小管狀結(jié)構(gòu)的病變,而此頻段的超聲設(shè)備被研究的并不多,所以本系統(tǒng)研究20MHz的超高頻超聲的采集和存儲是有重要的學(xué)術(shù)和應(yīng)用價值的。針對超高頻超聲對大數(shù)據(jù)高速采集和存儲的需要,本課題設(shè)計了一個基于FPGA的多通道高頻信號采集和存儲系統(tǒng)。此系統(tǒng)基于Altera StratixIV GX230平臺,實時接收兩片高速AD9254采集來的超聲數(shù)據(jù),DDR2 SDRAM作為數(shù)據(jù)的大容量緩存,利用FPGA自身攜帶的PCI Express硬核,通過Quartus12.1的Qsys構(gòu)架搭建了一個通往PC機的高速數(shù)據(jù)采集存儲系統(tǒng)。系統(tǒng)主要完成的工作有:首先,前端采集部分,由兩片并聯(lián)的AD9254芯片間隔交叉采樣,實現(xiàn)相對低速的轉(zhuǎn)換芯片采樣頻率倍頻的效果,通過Matlab分析獲得了準確的采用數(shù)據(jù);其次,后端存儲部分,DDR2 SDRAM作為系統(tǒng)主要的外部緩存,往前接納經(jīng)過數(shù)據(jù)重組和異步FIFO的采集數(shù)據(jù),往后和基于Qsys構(gòu)架的PCIe硬核進行高速的DMA傳輸。采用Modelsim仿真DDR2 SDRAM的讀寫控制邏輯,忽略內(nèi)存組模塊的固有物理延遲,測試讀寫帶寬達到200MByte/s;再者,系統(tǒng)結(jié)合Jungo公司開發(fā)的WinDriver驅(qū)動基本構(gòu)架,編寫PCIe驅(qū)動代碼,搭建一個StratixIV界面的DMA測試操作平臺,DMA讀寫測試速率平均為1455MByte/s,同時采用PCIe物理測試軟件測試達到5.0GT/s的理想傳輸帶寬。最后,基于對各個功能模塊的驗證進行最后總系統(tǒng)的調(diào)試,采用HOST先讀取DDR2 SDRAM外部存儲器采集數(shù)據(jù)然后再寫回相應(yīng)地址數(shù)據(jù)的方式,測試驗證了本系統(tǒng)傳輸和轉(zhuǎn)存數(shù)據(jù)的精準性。經(jīng)過上述調(diào)試,成功實現(xiàn)了本系統(tǒng)向HOST存儲域傳輸高速ADC采樣數(shù)據(jù)并且存儲的功能。本系統(tǒng)主要的創(chuàng)新點在于:①系統(tǒng)后端的存儲系統(tǒng),將SGDMA的高速傳輸控制功能模塊化成獨立IP整合進Quartus11.0新推出的Qsys構(gòu)架里邊,與前端的DDR2SDRAM和終端PC進行數(shù)據(jù)通訊,實現(xiàn)了數(shù)據(jù)高效傳輸和存儲系統(tǒng)可移植化的效能。②系統(tǒng)后端存儲部分帶寬明顯高于前端采集部分,由上位機編程決定前端采集子板的時效性,可以選擇采集一段數(shù)據(jù)暫存DDR2 SDRAM作為固定存儲,也可以作為一個實時的采集存儲一體系統(tǒng),能夠方便32bit的系統(tǒng)及時進行大量數(shù)據(jù)的解析此系統(tǒng)的成功運行,為今后向8通道、16通道、64通道、甚至是128通道信號采集和存儲系統(tǒng)的擴展奠定了良好的技術(shù)積累和理論支撐,同時也有著相當(dāng)廣泛的應(yīng)用前景。
【關(guān)鍵詞】：超聲采集 FPGA PCI Express DMA
【學(xué)位授予單位】：湘潭大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TH776
【目錄】：

• 摘要4-6
• Abstract6-10
• 第1章 緒論10-14
• 1.1 課題的研究背景和意義10-11
• 1.2 課題研究現(xiàn)狀11-12
• 1.3 論文結(jié)構(gòu)安排12-14
• 第2章 系統(tǒng)硬件平臺設(shè)計14-28
• 2.1 采集和存儲系統(tǒng)的總體設(shè)計14-15
• 2.2 StratixIV平臺15-16
• 2.3 高速ADC硬件模塊16-18
• 2.3.1 高速ADC芯片16-18
• 2.3.2 間隔交叉采樣技術(shù)18
• 2.4 DDR2 SDRAM硬件模塊18-22
• 2.4.1 存儲器的比較與選擇18-20
• 2.4.2 DDR2 SDRAM芯片20-22
• 2.5 PCI Express總線模塊22-27
• 2.5.1 PCI Express的體系結(jié)構(gòu)22-25
• 2.5.2 PCIe硬核介紹25-27
• 2.6 本章小結(jié)27-28
• 第3章 FPGA主控邏輯設(shè)計28-56
• 3.1 ADC配置和采集控制28-31
• 3.2 數(shù)據(jù)整合和內(nèi)部緩存模塊31-33
• 3.2.1 數(shù)據(jù)整合31-32
• 3.2.2 內(nèi)部FIFO緩存32-33
• 3.3 DDR2 SDRAM接.模塊設(shè)計33-38
• 3.3.1 IP核介紹和軟件定制34-37
• 3.3.2 DDR2 SDRAM驅(qū)動模塊設(shè)計37-38
• 3.4 基于PCIe接.的高速傳輸設(shè)計與實現(xiàn)38-55
• 3.4.1 PCIe與DDR2 SDRAM架構(gòu)實現(xiàn)38-43
• 3.4.2 HIP of PCIe43-45
• 3.4.3 SGDMA介紹和參數(shù)配置45-49
• 3.4.4 DMA讀控制器49-52
• 3.4.5 DMA寫控制器52-55
• 3.5 本章小結(jié)55-56
• 第4章 系統(tǒng)各模塊調(diào)試和整體測試56-67
• 4.1 采集模塊測試56-58
• 4.2 DDR2 SDRAM的讀寫性能測試58-60
• 4.3 PCIe的板卡調(diào)試和傳輸測試60-63
• 4.4 系統(tǒng)整體測試63-66
• 4.5 本章小結(jié)66-67
• 結(jié)論67-68
• 參考文獻68-70
• 致謝70-71
• 個人簡歷、在學(xué)期間發(fā)表的學(xué)術(shù)論文與研究成果71

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本文編號：834440