在保證視頻編碼性能的前提下,為降低硬件實(shí)現(xiàn)復(fù)雜度、減少硬件資源、提高硬件的處理速度,提出一種新的基于現(xiàn)場可編程門陣列(FPGA)的高效視頻編碼標(biāo)準(zhǔn)(HEVC)幀內(nèi)預(yù)測硬件結(jié)構(gòu).設(shè)計(jì)的硬件結(jié)構(gòu)可以支持64×64到4×4的塊大小以及所有的模式預(yù)測,而且經(jīng)過實(shí)驗(yàn),實(shí)現(xiàn)一個(gè)完整的64×64大小的編碼樹單元(CTU)的編碼過程需要3.3×10⁴左右的周期數(shù),主頻能夠達(dá)到160 MHz.

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【文章目錄】：
0 引言
1 本算法設(shè)計(jì)策略
    1.1 下采樣算法設(shè)計(jì)
    1.2 幀內(nèi)預(yù)測模式選擇算法
2 硬件電路的優(yōu)化設(shè)計(jì)
    2.1 幀內(nèi)預(yù)測電路的優(yōu)化設(shè)計(jì)
    2.2 改進(jìn)的PU處理并行結(jié)構(gòu)電路
3 實(shí)驗(yàn)結(jié)果
4 結(jié)語



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