針對傳統(tǒng)數(shù)據(jù)鏈測試設(shè)備功能單一且不易重構(gòu)的問題,借鑒虛擬儀器模塊化的設(shè)計思想,設(shè)計實現(xiàn)了一種基于美國國家儀器公司（National Instruments,NI）通用軟件無線電平臺的數(shù)據(jù)鏈測試模擬器。該模擬器采用線性調(diào)頻信號疊加（Sum of Linear Frequency Modulation,SoLFM）的方法高效產(chǎn)生具備連續(xù)相位的時變信道衰落,包括瑞利衰落、萊斯衰落和對數(shù)正態(tài)衰落等,并結(jié)合多相濾波思想能夠精確模擬數(shù)據(jù)鏈長時延的多徑傳播場景。利用矢量網(wǎng)絡(luò)分析儀對硬件模擬器輸出的信道傳遞函數(shù)和信道沖激響應(yīng)進行實測驗證,并對各支路的隨機信道衰落包絡(luò)分布進行統(tǒng)計驗證。實測結(jié)果表明,該數(shù)據(jù)鏈測試模擬器輸出的信道函數(shù)和統(tǒng)計分布均與理論值吻合,因而可用于數(shù)據(jù)鏈裝備的系統(tǒng)優(yōu)化、驗證和性能評估。 

【文章來源】：電訊技術(shù). 2020,60(09)北大核心

【文章頁數(shù)】：6 頁

【部分圖文】：

連續(xù)相位時變衰落硬件模擬實現(xiàn)

為了驗證本文時延模擬的有效性，將系統(tǒng)參數(shù)設(shè)置為采樣率100 MHz、多相濾波器相數(shù)100、RAM粗時延100 ns和多項濾波結(jié)構(gòu)精延時8 ns，理論上可以得到108 ns的精確延時。圖3為經(jīng)過高精度長時延模擬后的硬件仿真結(jié)果，可以看出仿真值與理論值相吻合，高精度長時延模擬有效。2.3 變速率信道實時疊加模擬

變速率信道實時疊加模擬也是數(shù)據(jù)鏈測試模擬器的關(guān)鍵技術(shù)之一，可以將衰落因子的影響施加在不同速率的輸入信號上。采用Lab VIEW FPGA語言實現(xiàn)變速率信道實時疊加模擬如圖4所示，主要包含線性內(nèi)插、抽頭延遲線模型和動態(tài)截位三部分的處理運算。由式(1)可以看出，其核心為輸入信號與信道衰落模擬模塊產(chǎn)生的信道衰落信號之間進行卷積運算，為了實現(xiàn)線性卷積的過程，本模擬器采用了延遲抽頭線模型架構(gòu)。考慮到原始信道衰落信號h(t)速率較低，無法直接與數(shù)據(jù)鏈輸入信號x(t)進行矩陣運算，需要實時進行線性內(nèi)插處理，使速率匹配之后利用延遲抽頭模型完成實時信道疊加。本文利用Lab VIEW FP-GA語言實現(xiàn)線性內(nèi)插。假設(shè)相鄰兩個信道衰落序列分別記為h[m I]和h[(m+1) I]，內(nèi)插后的信道衰落因子為

【參考文獻】：
期刊論文
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本文編號：3573972