基于短碼的LDPC譯碼算法改進(jìn)研究及FPGA實(shí)現(xiàn)
發(fā)布時(shí)間:2022-01-04 03:39
在通信系統(tǒng)中,由于信息在信道上傳輸會受到干擾,導(dǎo)致比特錯(cuò)誤。因此,需要采用有效的技術(shù)提高信息在傳輸時(shí)抵御各種干擾的能力。前向糾錯(cuò)碼是一種提高通信系統(tǒng)可靠性的有效方法,已經(jīng)有很多文章對其進(jìn)行了研究。其中,低密度奇偶校驗(yàn)碼(Low-Density Parity-Check,LDPC)是近幾年流行的一種信道編碼技術(shù),它的性能接近香農(nóng)極限,已經(jīng)廣泛應(yīng)用于通信系統(tǒng)中。本文以碼長較短的LDPC碼為主要研究對象。首先,本文對LDPC碼的一些概念和基礎(chǔ)知識進(jìn)行了概括性的描述,包括線性分組碼、生成矩陣、校驗(yàn)矩陣、Tanner圖等。然后,簡單敘述了LDPC碼校驗(yàn)矩陣的構(gòu)造方法,主要是Gallager構(gòu)造方法、Mackay構(gòu)造方法、漸進(jìn)增邊(Progressive Edge Growth,PEG)構(gòu)造方法和準(zhǔn)循環(huán)構(gòu)造方法。最后,詳細(xì)描寫了基于高斯消去、基于上三角下三角分解和基于近似下三角的編碼方法。在譯碼方面,首先簡要介紹了硬判決譯碼算法的原理,并詳細(xì)描寫了幾種軟判決譯碼算法,包括置信傳播譯碼算法、對數(shù)似然比譯碼算法、最小和譯碼算法、歸一化最小和譯碼算法、帶偏移量的最小和譯碼算法和標(biāo)準(zhǔn)化置信傳播譯碼算法。其...
【文章來源】:西南大學(xué)重慶市 211工程院校 教育部直屬院校
【文章頁數(shù)】:104 頁
【學(xué)位級別】:碩士
【部分圖文】:
工業(yè)4.0示意圖
西南大學(xué)碩士學(xué)位論文50需要改變Family和Device就可以對不同的芯片進(jìn)行測試。本文選擇的Family為CycloneIVE,Device為EP4CE75,最后在ImportCSV導(dǎo)入QuartusⅡ生成的.csv文件就可以進(jìn)行功耗測試。圖4.4PowerPlayEPE的工作主界面4.2LDPC碼譯碼器的FPGA設(shè)計(jì)和功能實(shí)現(xiàn)4.2.1譯碼器整體結(jié)構(gòu)設(shè)計(jì)根據(jù)不同的應(yīng)用需求,設(shè)計(jì)不同的譯碼結(jié)構(gòu)。譯碼器主要包括三種基本的結(jié)構(gòu):串行譯碼結(jié)構(gòu)[44]、全并行譯碼結(jié)構(gòu)和部分并行的譯碼結(jié)構(gòu)[45,46]。串行譯碼結(jié)構(gòu)最大的優(yōu)點(diǎn)是消耗的硬件資源少,但是不適合碼長較長、對譯碼速率要求非常高的應(yīng)用[47]。設(shè)計(jì)時(shí)需要注意在盡可能減少資源占用率的情況下,滿足系統(tǒng)對傳輸速率要求。串行譯碼結(jié)構(gòu)是三種譯碼結(jié)構(gòu)中占用資源最少的結(jié)構(gòu),結(jié)構(gòu)中只有一個(gè)校驗(yàn)節(jié)點(diǎn)處理模塊和一個(gè)變量節(jié)點(diǎn)處理模塊,因此它的靈活性比較高,任何校驗(yàn)矩陣皆可以適用。并行結(jié)構(gòu)最大的優(yōu)點(diǎn)是能夠提高譯碼速率,但是消耗了大量的硬件資源。當(dāng)校驗(yàn)矩陣較大時(shí),校驗(yàn)節(jié)點(diǎn)和變量節(jié)點(diǎn)的處理模塊隨之增加,各功能模塊之間的連線急劇增加,帶來的傳輸與計(jì)算時(shí)延會影響各模塊的功能實(shí)現(xiàn)。因此要增加時(shí)序控制電路來實(shí)現(xiàn)數(shù)據(jù)同步,這樣就增加了硬件消耗。
西南大學(xué)碩士學(xué)位論文52應(yīng)的模塊中。初始化信息模塊外部端口圖如圖4.6所示,對應(yīng)的端口描述如表4.1所示。()()()022iijiyLqLPσ==(4.1)clkrst_nHrxLen_CTRLinitial圖4.6初始化信息模塊外部端口圖表4.1初始化信息模塊的端口描述端口名稱輸入/輸出端口端口描述rx輸入端口信道初始化信息H輸入端口校驗(yàn)矩陣參數(shù)rst_n輸入端口復(fù)位信號clk輸入端口時(shí)鐘信號L輸出端口初始化信息en_CTRL輸出端口信息更新完成信號其中H矩陣在TestBench中輸入,當(dāng)計(jì)數(shù)到校驗(yàn)矩陣中元素為“1”的位置時(shí),把rx的值賦值給L,否則L的值為“0”,一直到校驗(yàn)矩陣遍歷完成,就實(shí)現(xiàn)了變量節(jié)點(diǎn)的初始化。en_CTRL的狀態(tài)值有“0”和“1”,從檢測到校驗(yàn)矩陣中第一個(gè)“1”元素開始賦值為“1”,直到校驗(yàn)矩陣遍歷完成后賦值為“0”。圖4.7是初始化模塊部分仿真示意圖。圖中的conter1和conter2是對校驗(yàn)矩陣中“1”所在的位置進(jìn)行計(jì)數(shù),由于時(shí)延的原因,L的賦值要延遲一個(gè)時(shí)鐘才對應(yīng)于校驗(yàn)矩圖4.7初始化信息模塊部分仿真示意圖
【參考文獻(xiàn)】:
碩士論文
[1]IEEE802.11ad標(biāo)準(zhǔn)中LDPC編譯碼的研究[D]. 彭真真.北京郵電大學(xué) 2015
[2]LDPC碼編碼算法與實(shí)現(xiàn)[D]. 聶陽.武漢郵電科學(xué)研究院 2009
[3]多進(jìn)制LDPC碼編譯碼算法研究與硬件實(shí)現(xiàn)[D]. 范雷.廈門大學(xué) 2007
本文編號:3567583
【文章來源】:西南大學(xué)重慶市 211工程院校 教育部直屬院校
【文章頁數(shù)】:104 頁
【學(xué)位級別】:碩士
【部分圖文】:
工業(yè)4.0示意圖
西南大學(xué)碩士學(xué)位論文50需要改變Family和Device就可以對不同的芯片進(jìn)行測試。本文選擇的Family為CycloneIVE,Device為EP4CE75,最后在ImportCSV導(dǎo)入QuartusⅡ生成的.csv文件就可以進(jìn)行功耗測試。圖4.4PowerPlayEPE的工作主界面4.2LDPC碼譯碼器的FPGA設(shè)計(jì)和功能實(shí)現(xiàn)4.2.1譯碼器整體結(jié)構(gòu)設(shè)計(jì)根據(jù)不同的應(yīng)用需求,設(shè)計(jì)不同的譯碼結(jié)構(gòu)。譯碼器主要包括三種基本的結(jié)構(gòu):串行譯碼結(jié)構(gòu)[44]、全并行譯碼結(jié)構(gòu)和部分并行的譯碼結(jié)構(gòu)[45,46]。串行譯碼結(jié)構(gòu)最大的優(yōu)點(diǎn)是消耗的硬件資源少,但是不適合碼長較長、對譯碼速率要求非常高的應(yīng)用[47]。設(shè)計(jì)時(shí)需要注意在盡可能減少資源占用率的情況下,滿足系統(tǒng)對傳輸速率要求。串行譯碼結(jié)構(gòu)是三種譯碼結(jié)構(gòu)中占用資源最少的結(jié)構(gòu),結(jié)構(gòu)中只有一個(gè)校驗(yàn)節(jié)點(diǎn)處理模塊和一個(gè)變量節(jié)點(diǎn)處理模塊,因此它的靈活性比較高,任何校驗(yàn)矩陣皆可以適用。并行結(jié)構(gòu)最大的優(yōu)點(diǎn)是能夠提高譯碼速率,但是消耗了大量的硬件資源。當(dāng)校驗(yàn)矩陣較大時(shí),校驗(yàn)節(jié)點(diǎn)和變量節(jié)點(diǎn)的處理模塊隨之增加,各功能模塊之間的連線急劇增加,帶來的傳輸與計(jì)算時(shí)延會影響各模塊的功能實(shí)現(xiàn)。因此要增加時(shí)序控制電路來實(shí)現(xiàn)數(shù)據(jù)同步,這樣就增加了硬件消耗。
西南大學(xué)碩士學(xué)位論文52應(yīng)的模塊中。初始化信息模塊外部端口圖如圖4.6所示,對應(yīng)的端口描述如表4.1所示。()()()022iijiyLqLPσ==(4.1)clkrst_nHrxLen_CTRLinitial圖4.6初始化信息模塊外部端口圖表4.1初始化信息模塊的端口描述端口名稱輸入/輸出端口端口描述rx輸入端口信道初始化信息H輸入端口校驗(yàn)矩陣參數(shù)rst_n輸入端口復(fù)位信號clk輸入端口時(shí)鐘信號L輸出端口初始化信息en_CTRL輸出端口信息更新完成信號其中H矩陣在TestBench中輸入,當(dāng)計(jì)數(shù)到校驗(yàn)矩陣中元素為“1”的位置時(shí),把rx的值賦值給L,否則L的值為“0”,一直到校驗(yàn)矩陣遍歷完成,就實(shí)現(xiàn)了變量節(jié)點(diǎn)的初始化。en_CTRL的狀態(tài)值有“0”和“1”,從檢測到校驗(yàn)矩陣中第一個(gè)“1”元素開始賦值為“1”,直到校驗(yàn)矩陣遍歷完成后賦值為“0”。圖4.7是初始化模塊部分仿真示意圖。圖中的conter1和conter2是對校驗(yàn)矩陣中“1”所在的位置進(jìn)行計(jì)數(shù),由于時(shí)延的原因,L的賦值要延遲一個(gè)時(shí)鐘才對應(yīng)于校驗(yàn)矩圖4.7初始化信息模塊部分仿真示意圖
【參考文獻(xiàn)】:
碩士論文
[1]IEEE802.11ad標(biāo)準(zhǔn)中LDPC編譯碼的研究[D]. 彭真真.北京郵電大學(xué) 2015
[2]LDPC碼編碼算法與實(shí)現(xiàn)[D]. 聶陽.武漢郵電科學(xué)研究院 2009
[3]多進(jìn)制LDPC碼編譯碼算法研究與硬件實(shí)現(xiàn)[D]. 范雷.廈門大學(xué) 2007
本文編號:3567583
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