發(fā)布時間：2022-01-04 03:39

　　在通信系統(tǒng)中,由于信息在信道上傳輸會受到干擾,導致比特錯誤。因此,需要采用有效的技術提高信息在傳輸時抵御各種干擾的能力。前向糾錯碼是一種提高通信系統(tǒng)可靠性的有效方法,已經(jīng)有很多文章對其進行了研究。其中,低密度奇偶校驗碼（Low-Density Parity-Check,LDPC）是近幾年流行的一種信道編碼技術,它的性能接近香農(nóng)極限,已經(jīng)廣泛應用于通信系統(tǒng)中。本文以碼長較短的LDPC碼為主要研究對象。首先,本文對LDPC碼的一些概念和基礎知識進行了概括性的描述,包括線性分組碼、生成矩陣、校驗矩陣、Tanner圖等。然后,簡單敘述了LDPC碼校驗矩陣的構造方法,主要是Gallager構造方法、Mackay構造方法、漸進增邊（Progressive Edge Growth,PEG）構造方法和準循環(huán)構造方法。最后,詳細描寫了基于高斯消去、基于上三角下三角分解和基于近似下三角的編碼方法。在譯碼方面,首先簡要介紹了硬判決譯碼算法的原理,并詳細描寫了幾種軟判決譯碼算法,包括置信傳播譯碼算法、對數(shù)似然比譯碼算法、最小和譯碼算法、歸一化最小和譯碼算法、帶偏移量的最小和譯碼算法和標準化置信傳播譯碼算法。其... 

【文章來源】：西南大學重慶市 211工程院校 教育部直屬院校

【文章頁數(shù)】：104 頁

【學位級別】：碩士

【部分圖文】：

工業(yè)4.0示意圖

西南大學碩士學位論文50需要改變Family和Device就可以對不同的芯片進行測試。本文選擇的Family為CycloneIVE，Device為EP4CE75，最后在ImportCSV導入QuartusⅡ生成的.csv文件就可以進行功耗測試。圖4.4PowerPlayEPE的工作主界面4.2LDPC碼譯碼器的FPGA設計和功能實現(xiàn)4.2.1譯碼器整體結構設計根據(jù)不同的應用需求，設計不同的譯碼結構。譯碼器主要包括三種基本的結構：串行譯碼結構[44]、全并行譯碼結構和部分并行的譯碼結構[45,46]。串行譯碼結構最大的優(yōu)點是消耗的硬件資源少，但是不適合碼長較長、對譯碼速率要求非常高的應用[47]。設計時需要注意在盡可能減少資源占用率的情況下，滿足系統(tǒng)對傳輸速率要求。串行譯碼結構是三種譯碼結構中占用資源最少的結構，結構中只有一個校驗節(jié)點處理模塊和一個變量節(jié)點處理模塊，因此它的靈活性比較高，任何校驗矩陣皆可以適用。并行結構最大的優(yōu)點是能夠提高譯碼速率，但是消耗了大量的硬件資源。當校驗矩陣較大時，校驗節(jié)點和變量節(jié)點的處理模塊隨之增加，各功能模塊之間的連線急劇增加，帶來的傳輸與計算時延會影響各模塊的功能實現(xiàn)。因此要增加時序控制電路來實現(xiàn)數(shù)據(jù)同步，這樣就增加了硬件消耗。

西南大學碩士學位論文52應的模塊中。初始化信息模塊外部端口圖如圖4.6所示，對應的端口描述如表4.1所示。()()()022iijiyLqLPσ==(4.1)clkrst_nHrxLen_CTRLinitial圖4.6初始化信息模塊外部端口圖表4.1初始化信息模塊的端口描述端口名稱輸入/輸出端口端口描述rx輸入端口信道初始化信息H輸入端口校驗矩陣參數(shù)rst_n輸入端口復位信號clk輸入端口時鐘信號L輸出端口初始化信息en_CTRL輸出端口信息更新完成信號其中H矩陣在TestBench中輸入，當計數(shù)到校驗矩陣中元素為“1”的位置時，把rx的值賦值給L，否則L的值為“0”，一直到校驗矩陣遍歷完成，就實現(xiàn)了變量節(jié)點的初始化。en_CTRL的狀態(tài)值有“0”和“1”，從檢測到校驗矩陣中第一個“1”元素開始賦值為“1”，直到校驗矩陣遍歷完成后賦值為“0”。圖4.7是初始化模塊部分仿真示意圖。圖中的conter1和conter2是對校驗矩陣中“1”所在的位置進行計數(shù)，由于時延的原因，L的賦值要延遲一個時鐘才對應于校驗矩圖4.7初始化信息模塊部分仿真示意圖

【參考文獻】：
碩士論文
[1]IEEE802.11ad標準中LDPC編譯碼的研究[D]. 彭真真.北京郵電大學 2015
[2]LDPC碼編碼算法與實現(xiàn)[D]. 聶陽.武漢郵電科學研究院 2009
[3]多進制LDPC碼編譯碼算法研究與硬件實現(xiàn)[D]. 范雷.廈門大學 2007



本文編號：3567583