隨著無(wú)線電技術(shù)的飛速發(fā)展,越來(lái)越多的無(wú)線電設(shè)備被廣泛使用,日益增多的無(wú)線通信設(shè)備會(huì)占用更多的頻譜資源并加劇信號(hào)之間的電磁干擾。為了確保無(wú)線通信能夠正常進(jìn)行,現(xiàn)代的部分通信設(shè)備除了滿足本身的功能需求外還要求具備通信頻譜監(jiān)測(cè)和分析的能力。使用傳統(tǒng)的臺(tái)式頻譜測(cè)量設(shè)備,體積稍大且功耗較高,只作為一個(gè)無(wú)線通信設(shè)備的頻譜測(cè)量模塊顯得過(guò)于浪費(fèi),因此設(shè)計(jì)一款低功耗、體積小,具備擴(kuò)展性的頻譜監(jiān)測(cè)模塊符合部分通信設(shè)備的使用需求。在頻譜測(cè)量的基礎(chǔ)上,增加相位差測(cè)量的功能,相位差是表征兩個(gè)信號(hào)關(guān)系的一個(gè)重要指標(biāo),可以通過(guò)測(cè)定相位差間接的完成其它參數(shù)測(cè)量,如信號(hào)的頻率,輸入輸出信號(hào)的相位關(guān)系。本文的主要研究?jī)?nèi)容如下:1、根據(jù)需求指標(biāo),擬定總體設(shè)計(jì)方案,并對(duì)總體方案中的各個(gè)部分的設(shè)計(jì)方案進(jìn)行可行性論證和分析。經(jīng)過(guò)分析論證,采用零中頻架構(gòu)的接收機(jī)作為射頻前端接收機(jī),并采用FPGA（Field Programmable Gate Array）作為基帶處理器,CPCI（Compact Peripheral Component Interconnect）總線接口作為數(shù)據(jù)通信接口。2、根據(jù)確定的總體設(shè)計(jì)方案,對(duì)設(shè)備的硬件電... 

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【學(xué)位級(jí)別】：碩士

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AD9361數(shù)據(jù)接收時(shí)序仿真圖

第四章設(shè)備邏輯設(shè)計(jì)37圖4-6蝶形運(yùn)算符號(hào)可以再對(duì)N/2序列的數(shù)據(jù)進(jìn)行分解，得到N/4長(zhǎng)度的序列，可得到式(4-13)和式(4-14):1(2)=3()(4-13)1(2+1)=4()(4-14)則其運(yùn)算可相應(yīng)分為式(4-12)所示的兩項(xiàng)：1()=∑1(2)41=022+∑141=0(2+1)/2(2+1)=3()+24()(=0,1,,41)(4-15)將系數(shù)統(tǒng)一為以N為周期，即2=2，可得式(4-17)和(4-18)：1()=3()+24()(4-16)(+/4)=3()24()(=0,1,,41)(4-17)同樣，對(duì)2X(k)也可進(jìn)行類似的分解。依次類推，最后分解成兩兩一對(duì)的DFT序列。對(duì)于一個(gè)N=4096=212的DFT運(yùn)算，就是2048個(gè)2點(diǎn)DFT。4.3.1.2FFT算法邏輯設(shè)計(jì)根據(jù)4.3.1.1小節(jié)的公式推導(dǎo)，需要把這些公式推導(dǎo)通過(guò)轉(zhuǎn)化為硬件的邏輯設(shè)計(jì)。本設(shè)計(jì)所采用的FFT設(shè)計(jì)是調(diào)用Altera公司自帶的FFTIP核，數(shù)據(jù)的轉(zhuǎn)換長(zhǎng)度為4096個(gè)點(diǎn)，數(shù)據(jù)的輸入精度為12bit，旋轉(zhuǎn)因子的輸出精度與數(shù)據(jù)的輸入精度一致。雖然是直接調(diào)用FFTIP核，但是需要對(duì)輸入輸出數(shù)據(jù)進(jìn)行存儲(chǔ)和處理，與此同時(shí)，還需要整個(gè)時(shí)序?qū)崿F(xiàn)控制，對(duì)FFT進(jìn)行相應(yīng)控制。整體的FFT實(shí)現(xiàn)框圖如圖4-7所示。該部分的邏輯設(shè)計(jì)主要是對(duì)AD9361接收過(guò)來(lái)的數(shù)字基帶信號(hào)，進(jìn)行FFT計(jì)算。主要的邏輯實(shí)現(xiàn)由以下幾個(gè)模塊組成：數(shù)據(jù)輸入轉(zhuǎn)換模塊、數(shù)據(jù)存儲(chǔ)器RAM、FFT_IP計(jì)算模塊、數(shù)據(jù)溢出檢測(cè)模塊、數(shù)據(jù)溢出截位模塊、FFT時(shí)序控制模塊。整個(gè)邏輯設(shè)計(jì)思路是：數(shù)據(jù)輸入轉(zhuǎn)換模塊從外部接收需要計(jì)算的數(shù)據(jù)，即I/Q

第四章設(shè)備邏輯設(shè)計(jì)39圖4-8中信號(hào)的定義如下：I_data_in[11..0]：輸入12位的I路數(shù)據(jù)；Q_data_in[11..0]：輸入12位的Q路數(shù)據(jù)；I_data_out[13..0]：符號(hào)擴(kuò)展后14位的I路數(shù)據(jù)；Q_data_out[13..0]：符號(hào)擴(kuò)展后14位的Q路數(shù)據(jù)；這部分的主要代碼是：assignI_data_out={I_data_in[11],I_data_in[11],I_data_in};assignQ_data_out={Q_data_in[11],Q_data_in[11],Q_data_in};2、SRAM存儲(chǔ)模塊邏輯設(shè)計(jì)在進(jìn)行FFT或相位差計(jì)算的時(shí)候，它們的數(shù)據(jù)來(lái)源是存儲(chǔ)在SRAM中的I/Q數(shù)據(jù)，對(duì)SRAM的讀寫操作將在4.4小節(jié)進(jìn)行詳細(xì)介紹。3、FFTIP核調(diào)用在QuartusII13.0提供了FFTIP核，我們只需要配置相關(guān)的參數(shù)，就可以使用該IP核進(jìn)行FFT的運(yùn)算，它的IP核的輸入輸出信號(hào)模塊框圖如圖4-9所示。圖4-9FFTIP核數(shù)據(jù)接口框圖在該模塊的參數(shù)配置中，根據(jù)前面的參數(shù)指標(biāo)設(shè)定，數(shù)據(jù)轉(zhuǎn)換的點(diǎn)數(shù)應(yīng)該為4096個(gè)點(diǎn)，I/Q數(shù)據(jù)的輸入位寬應(yīng)該為14bits，旋轉(zhuǎn)因子的位寬應(yīng)該跟輸入數(shù)據(jù)的精度保持一致，即也為14bits，它的輸入/輸出數(shù)據(jù)流的方式設(shè)置為Streaming模式，它的運(yùn)算速度更快，但是占用的邏輯資源更多。在這次設(shè)計(jì)中，對(duì)速度的要求更高，所以選擇Streaming模式，根據(jù)FFTIP核模塊中的信號(hào)定義，進(jìn)行相應(yīng)的時(shí)序控制邏輯設(shè)計(jì)，它的輸入輸出接口信號(hào)的定義如表4-8所示。

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