隨著移動通信技術的發(fā)展,分布式基站在軍用及民用通信中的普及變得愈發(fā)重要�；贑PRI協(xié)議的數據鏈路作為分布式基站的連接模塊,需要具備極高的可靠性及傳輸速率。面向分布式基站的CPRI協(xié)議的提出,可以滿足不同組網方式、不同網絡傳輸方式之間靈活變換的需要,保證了數據傳輸的準確性和擴展性。CPRI數據鏈路在整個分布式基站中,作為連接射頻拉遠單元與基帶處理單元之間的有效傳輸模塊,重要性不言而喻。本文研究目的是解決以往基于分布式基站設計的數據鏈路傳輸速率低、CPRI的幀結構不可自定義等現實問題,結合Arria10芯片可以提供較高傳輸速率及自定義幀結構的優(yōu)勢,設計一種能夠快速組網、鏈路傳輸質量穩(wěn)定的CPRI數據鏈路。設計內容圍繞著射頻拉遠單元的數據鏈路模塊,詳細描述了CPRI鏈路及外圍模塊的設計方案,并分為兩個階段進行:第一階段,定制CPRI IP核,設計上下行數據抽取模塊和實現幀傳輸的AUX接口模塊,將抽取的數據進行交織,并自定義一種基于CPRI協(xié)議的幀結構;第二階段,針對外圍模塊進行詳細設計,制定出復位控制模塊、寄存器配置模塊、時延測量模塊、以太網模塊及廠商特定信息預留模塊,配合CPRI IP核使其編譯成功,建立數據鏈路。為完成本文設計,需要進行文獻閱讀及驗證分析:首先,通過閱讀CPRI協(xié)議、CPRI IP手冊、Arria10數據手冊等技術文獻,全面地掌握所需技術;其次,通過Quartus Prime軟件對CPRI鏈路進行FPGA設計以及ModelSim軟件對子模塊進行功能性仿真。驗證設計結果需要將CPRI數據鏈路模塊移植到射頻拉遠單元總模塊中進行板級驗證,測試結果表明本設計支持分布式基站子系統(tǒng)之間通信,實現了傳輸速率為2.4576Gbps的CPRI模塊,且性能達到預期要求。綜上設計階段與思路,總結表明CPRI數據鏈路模塊已實現設計目標,但是只利用了少部分邏輯資源,Arria10硬件平臺可以支持更高傳輸速率,隨著分布式基站系統(tǒng)對該項指標的要求提升,本文設計的CPRI數據鏈路可以兼容更高的傳輸速率。
【學位單位】：西安電子科技大學
【學位級別】：碩士
【學位年份】：2019
【中圖分類】：TN929.5
【部分圖文】：

收發(fā)器模塊結構圖

圖 2.8 是一個六通道時鐘產生模塊與網絡結構的連接圖。圖2.8 主時鐘與網絡結構圖FPGA 光纖收發(fā)器接口包括從 FPGA 光纖到收發(fā)器的時鐘信號和從收發(fā)器到FPGA 光纖的時鐘信號。這些時鐘信號使用全局時鐘、區(qū)域參考時鐘和外圍時鐘網絡。如果全局信號設置為關閉，則不會選擇前面提到的任何時鐘網絡。相反，如果全局信號設置為開啟，則直接從收發(fā)器和 FPGA 結構之間的本地路由選擇。發(fā)送器通道將并行輸出時鐘 tx_clkout 轉發(fā)到 FPGA 結構，以對發(fā)送器數據和控制信號進行時鐘。接收通道將并行輸出時鐘 RX 時鐘輸出轉發(fā)到 FPGA 結構，以將來自接收端的數據和狀態(tài)信號時鐘到 FPGA 結構中。根據接收器通道配置，并行輸出時鐘從接收器串行數據或 RX 時鐘(在沒有速率匹配器的配置中)或 Tx 時鐘(在有速率匹

map_tx_data_d1 信號始終比 map_tx_data 信號慢一個時鐘周期。map 信號與 aux 信號對應關系如圖 3.7 所示。圖3.7 上行鏈路 map 數據與 aux 數據對應關系圖下行數據鏈路對于 CPRI IP 核接收到的信號 aux_rx_data 依據 aux 接口與 map 接口的對應關系依次映射到信號 map0_rx_data 及 map1_rx_data 上。CPRI IP 核輸出的幀結構指示信號 aux_rx_seq、aux_rx_z、aux_rx_z 可以指示出對應的天線載波信號。當幀結構指示信號 aux_rx_seq==7’d0&&aux_rx_z==8’d149&&aux_rx_z==8’d255 時，aux_rx_data 接收到的數據映射到 map0_rx_data 信號上；當信號 aux_rx_seq==7’d8&&aux_rx_z==8’d149&&aux_rx_z==8’d255 時，aux_rx_data 接收到的數據映射到 map1_rx_data 信號上。AUX 接口接收到的信號 aux_rx_data 延遲一個時鐘周期為信號 aux_rx_data_d1，aux_rx_data_d1<=aux_rx_data，這兩個信號依據 aux 接口和 map接口的對應關系，對應到 map0_rx_data 及 map1_rx_data 信號上。對應關系如圖 3.8所示。圖3.8 下行鏈路 map 數據與 aux 數據對應關系圖
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本文編號：2890758