隨著移動(dòng)通信技術(shù)的發(fā)展,分布式基站在軍用及民用通信中的普及變得愈發(fā)重要�；贑PRI協(xié)議的數(shù)據(jù)鏈路作為分布式基站的連接模塊,需要具備極高的可靠性及傳輸速率。面向分布式基站的CPRI協(xié)議的提出,可以滿足不同組網(wǎng)方式、不同網(wǎng)絡(luò)傳輸方式之間靈活變換的需要,保證了數(shù)據(jù)傳輸?shù)臏?zhǔn)確性和擴(kuò)展性。CPRI數(shù)據(jù)鏈路在整個(gè)分布式基站中,作為連接射頻拉遠(yuǎn)單元與基帶處理單元之間的有效傳輸模塊,重要性不言而喻。本文研究目的是解決以往基于分布式基站設(shè)計(jì)的數(shù)據(jù)鏈路傳輸速率低、CPRI的幀結(jié)構(gòu)不可自定義等現(xiàn)實(shí)問題,結(jié)合Arria10芯片可以提供較高傳輸速率及自定義幀結(jié)構(gòu)的優(yōu)勢(shì),設(shè)計(jì)一種能夠快速組網(wǎng)、鏈路傳輸質(zhì)量穩(wěn)定的CPRI數(shù)據(jù)鏈路。設(shè)計(jì)內(nèi)容圍繞著射頻拉遠(yuǎn)單元的數(shù)據(jù)鏈路模塊,詳細(xì)描述了CPRI鏈路及外圍模塊的設(shè)計(jì)方案,并分為兩個(gè)階段進(jìn)行:第一階段,定制CPRI IP核,設(shè)計(jì)上下行數(shù)據(jù)抽取模塊和實(shí)現(xiàn)幀傳輸?shù)腁UX接口模塊,將抽取的數(shù)據(jù)進(jìn)行交織,并自定義一種基于CPRI協(xié)議的幀結(jié)構(gòu);第二階段,針對(duì)外圍模塊進(jìn)行詳細(xì)設(shè)計(jì),制定出復(fù)位控制模塊、寄存器配置模塊、時(shí)延測(cè)量模塊、以太網(wǎng)模塊及廠商特定信息預(yù)留模塊,配合CPRI IP核使其編譯成功,建立數(shù)據(jù)鏈路。為完成本文設(shè)計(jì),需要進(jìn)行文獻(xiàn)閱讀及驗(yàn)證分析:首先,通過閱讀CPRI協(xié)議、CPRI IP手冊(cè)、Arria10數(shù)據(jù)手冊(cè)等技術(shù)文獻(xiàn),全面地掌握所需技術(shù);其次,通過Quartus Prime軟件對(duì)CPRI鏈路進(jìn)行FPGA設(shè)計(jì)以及ModelSim軟件對(duì)子模塊進(jìn)行功能性仿真。驗(yàn)證設(shè)計(jì)結(jié)果需要將CPRI數(shù)據(jù)鏈路模塊移植到射頻拉遠(yuǎn)單元總模塊中進(jìn)行板級(jí)驗(yàn)證,測(cè)試結(jié)果表明本設(shè)計(jì)支持分布式基站子系統(tǒng)之間通信,實(shí)現(xiàn)了傳輸速率為2.4576Gbps的CPRI模塊,且性能達(dá)到預(yù)期要求。綜上設(shè)計(jì)階段與思路,總結(jié)表明CPRI數(shù)據(jù)鏈路模塊已實(shí)現(xiàn)設(shè)計(jì)目標(biāo),但是只利用了少部分邏輯資源,Arria10硬件平臺(tái)可以支持更高傳輸速率,隨著分布式基站系統(tǒng)對(duì)該項(xiàng)指標(biāo)的要求提升,本文設(shè)計(jì)的CPRI數(shù)據(jù)鏈路可以兼容更高的傳輸速率。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TN929.5
【部分圖文】：

收發(fā)器模塊結(jié)構(gòu)圖

圖 2.8 是一個(gè)六通道時(shí)鐘產(chǎn)生模塊與網(wǎng)絡(luò)結(jié)構(gòu)的連接圖。圖2.8 主時(shí)鐘與網(wǎng)絡(luò)結(jié)構(gòu)圖FPGA 光纖收發(fā)器接口包括從 FPGA 光纖到收發(fā)器的時(shí)鐘信號(hào)和從收發(fā)器到FPGA 光纖的時(shí)鐘信號(hào)。這些時(shí)鐘信號(hào)使用全局時(shí)鐘、區(qū)域參考時(shí)鐘和外圍時(shí)鐘網(wǎng)絡(luò)。如果全局信號(hào)設(shè)置為關(guān)閉，則不會(huì)選擇前面提到的任何時(shí)鐘網(wǎng)絡(luò)。相反，如果全局信號(hào)設(shè)置為開啟，則直接從收發(fā)器和 FPGA 結(jié)構(gòu)之間的本地路由選擇。發(fā)送器通道將并行輸出時(shí)鐘 tx_clkout 轉(zhuǎn)發(fā)到 FPGA 結(jié)構(gòu)，以對(duì)發(fā)送器數(shù)據(jù)和控制信號(hào)進(jìn)行時(shí)鐘。接收通道將并行輸出時(shí)鐘 RX 時(shí)鐘輸出轉(zhuǎn)發(fā)到 FPGA 結(jié)構(gòu)，以將來自接收端的數(shù)據(jù)和狀態(tài)信號(hào)時(shí)鐘到 FPGA 結(jié)構(gòu)中。根據(jù)接收器通道配置，并行輸出時(shí)鐘從接收器串行數(shù)據(jù)或 RX 時(shí)鐘(在沒有速率匹配器的配置中)或 Tx 時(shí)鐘(在有速率匹

map_tx_data_d1 信號(hào)始終比 map_tx_data 信號(hào)慢一個(gè)時(shí)鐘周期。map 信號(hào)與 aux 信號(hào)對(duì)應(yīng)關(guān)系如圖 3.7 所示。圖3.7 上行鏈路 map 數(shù)據(jù)與 aux 數(shù)據(jù)對(duì)應(yīng)關(guān)系圖下行數(shù)據(jù)鏈路對(duì)于 CPRI IP 核接收到的信號(hào) aux_rx_data 依據(jù) aux 接口與 map 接口的對(duì)應(yīng)關(guān)系依次映射到信號(hào) map0_rx_data 及 map1_rx_data 上。CPRI IP 核輸出的幀結(jié)構(gòu)指示信號(hào) aux_rx_seq、aux_rx_z、aux_rx_z 可以指示出對(duì)應(yīng)的天線載波信號(hào)。當(dāng)幀結(jié)構(gòu)指示信號(hào) aux_rx_seq==7’d0&&aux_rx_z==8’d149&&aux_rx_z==8’d255 時(shí)，aux_rx_data 接收到的數(shù)據(jù)映射到 map0_rx_data 信號(hào)上；當(dāng)信號(hào) aux_rx_seq==7’d8&&aux_rx_z==8’d149&&aux_rx_z==8’d255 時(shí)，aux_rx_data 接收到的數(shù)據(jù)映射到 map1_rx_data 信號(hào)上。AUX 接口接收到的信號(hào) aux_rx_data 延遲一個(gè)時(shí)鐘周期為信號(hào) aux_rx_data_d1，aux_rx_data_d1<=aux_rx_data，這兩個(gè)信號(hào)依據(jù) aux 接口和 map接口的對(duì)應(yīng)關(guān)系，對(duì)應(yīng)到 map0_rx_data 及 map1_rx_data 信號(hào)上。對(duì)應(yīng)關(guān)系如圖 3.8所示。圖3.8 下行鏈路 map 數(shù)據(jù)與 aux 數(shù)據(jù)對(duì)應(yīng)關(guān)系圖
【相似文獻(xiàn)】

相關(guān)期刊論文 前10條

1 張文煒;譚明才;;遙控駕駛飛行器數(shù)據(jù)線綜述[J];無線電工程;1987年02期

2 柯邊;EA-6B已裝備Link16數(shù)據(jù)鏈路[J];航天電子對(duì)抗;2001年03期

3 陳慶;;無人機(jī)數(shù)據(jù)鏈路設(shè)備的研制與應(yīng)用[J];自動(dòng)化與儀器儀表;2010年03期

4 ;泰克為串行數(shù)據(jù)鏈路分析提供更多選擇[J];國外電子測(cè)量技術(shù);2008年12期

5 吉;;住友電子公司將光數(shù)據(jù)鏈路的生產(chǎn)引入美國[J];光纖與電纜及其應(yīng)用技術(shù);1993年04期

6 邱洪云,鄧禮全;軍事通信數(shù)據(jù)鏈路[J];空間電子技術(shù);2003年02期

7 郭玉華,黃澤華;數(shù)據(jù)鏈路協(xié)議改進(jìn)方案及應(yīng)用與實(shí)現(xiàn)[J];鐵路計(jì)算機(jī)應(yīng)用;2002年10期

8 耿紅琴;HDLC能否用于局域網(wǎng)作為數(shù)據(jù)鏈路控制協(xié)議的探討[J];天中學(xué)刊;1999年05期

9 萬琪;鄭濤;何云翔;劉清華;;電力巡檢無人機(jī)數(shù)據(jù)鏈路覆蓋增強(qiáng)技術(shù)[J];郵電設(shè)計(jì)技術(shù);2017年09期

10 ;BITBUS互連串行控制總線規(guī)范(中)[J];航空電子技術(shù);1986年04期

相關(guān)碩士學(xué)位論文 前10條

1 趙小雪;基于Arria10芯片的CPRI實(shí)現(xiàn)[D];西安電子科技大學(xué);2019年

2 馬寧寧;改進(jìn)型數(shù)據(jù)鏈端機(jī)中FPGA子系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D];北京郵電大學(xué);2019年

3 舒夢(mèng)雅;5G射頻拉遠(yuǎn)單元的數(shù)據(jù)鏈路實(shí)現(xiàn)技術(shù)研究[D];浙江大學(xué);2018年

4 毛敬平;基于數(shù)據(jù)鏈集成終端的業(yè)務(wù)分流方法及控制軟件設(shè)計(jì)與實(shí)現(xiàn)[D];北京郵電大學(xué);2018年

5 馮衛(wèi)中;數(shù)據(jù)鏈集成端機(jī)中FPGA子系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D];北京郵電大學(xué);2018年

6 潘強(qiáng);數(shù)據(jù)鏈路通信中的人機(jī)界面設(shè)計(jì)研究[D];西北工業(yè)大學(xué);2001年

7 李守勇;微波數(shù)據(jù)鏈路試驗(yàn)系統(tǒng)設(shè)計(jì)[D];華中科技大學(xué);2006年

8 李豪男;面向數(shù)據(jù)鏈路安全的動(dòng)態(tài)幀重構(gòu)技術(shù)研究[D];哈爾濱工程大學(xué);2017年

9 張盼盼;基于IEEE 1394b交叉通道數(shù)據(jù)鏈路FPGA的驗(yàn)證[D];西安電子科技大學(xué);2014年

10 武萍;ADS-B數(shù)據(jù)鏈路干擾分析[D];吉林大學(xué);2015年

本文編號(hào)：2890758