發(fā)布時(shí)間：2017-03-22 20:06

  本文關(guān)鍵詞：基于FPGA的100Gbps光傳輸數(shù)字信號(hào)處理器驗(yàn)證平臺(tái)設(shè)計(jì)，，由筆耕文化傳播整理發(fā)布。

【摘要】：目前光纖通信中骨干網(wǎng)傳輸帶寬以每年50%以上的速度增長(zhǎng),而且100Gbps與40Gbps光模塊設(shè)備的成本差異遠(yuǎn)小于40Gbps與10Gbps光模塊設(shè)備,骨干傳輸網(wǎng)要求支持100Gbps傳輸?shù)暮袈曇苍絹?lái)越強(qiáng)烈,因此100Gbps是一個(gè)明確的發(fā)展方向。而100Gbps光模塊中,最重要的部分為DSP部分,在第一代具備硬判決能力的100Gbps DSP芯片中所包含的邏輯門(mén)電路數(shù)已超過(guò)了7000萬(wàn)門(mén),而對(duì)于最新的具備軟判決能力的100Gbps DSP芯片,其中的門(mén)電路數(shù)甚至超過(guò)1億3000萬(wàn)門(mén),并采用差分模式進(jìn)行長(zhǎng)光纖傳輸,每路最高可處理32Gbps速率的數(shù)據(jù)。如此高難度的芯片能否成功大規(guī)模主要取決于其性能、穩(wěn)定性以及魯棒性是否達(dá)到預(yù)期效果。而結(jié)合實(shí)際情況實(shí)現(xiàn)一套用于該芯片的驗(yàn)證測(cè)試平臺(tái)勢(shì)必成為關(guān)鍵問(wèn)題。由于芯片本身要求邏輯資源龐大,數(shù)據(jù)流量大,時(shí)鐘頻率高,若不做任何修改直接利用FPGA來(lái)進(jìn)行系統(tǒng)級(jí)驗(yàn)證,物料成本和人力成本將非常昂貴,并且ASIC與FPGA邏輯設(shè)計(jì)是不同的,加上單片F(xiàn)PGA資源和高速接口的限制,ASIC芯片對(duì)應(yīng)的設(shè)計(jì)需要切割成多片F(xiàn)PGA用并行的方式實(shí)現(xiàn),這將會(huì)增大代碼開(kāi)發(fā)和維護(hù)難度,驗(yàn)證的難度也會(huì)增大。本文則參照真實(shí)系統(tǒng),模仿真實(shí)的環(huán)境,通過(guò)降低符號(hào)速率但不改變實(shí)現(xiàn)芯片算法的方式,在FPGA上搭建整個(gè)系統(tǒng)的驗(yàn)證平臺(tái),該平臺(tái)主要有兩部分組成,硬件單板和可調(diào)可測(cè)邏輯部分。該驗(yàn)證系統(tǒng)的數(shù)據(jù)來(lái)源于真實(shí)的信道,具備不同模式的調(diào)節(jié)功能。在驗(yàn)證工作中從芯片真實(shí)應(yīng)用場(chǎng)景出發(fā),制訂了詳細(xì)的驗(yàn)證計(jì)劃,并搭建高度可調(diào)可測(cè)的驗(yàn)證平臺(tái),在驗(yàn)證平臺(tái)的自檢方面,使用真實(shí)信道的業(yè)務(wù)數(shù)據(jù)進(jìn)行檢驗(yàn)。該驗(yàn)證平臺(tái)最大的優(yōu)點(diǎn)在于高度支持多種模式不同環(huán)境的真實(shí)業(yè)務(wù)數(shù)據(jù)驗(yàn)證,并支持單獨(dú)子系統(tǒng)內(nèi)關(guān)鍵節(jié)點(diǎn)的可調(diào)可測(cè),這樣可提高測(cè)試效率,并準(zhǔn)確定位問(wèn)題。附帶的數(shù)字域內(nèi)環(huán)功能,可以保證驗(yàn)證平臺(tái)的準(zhǔn)確性,以期得到一個(gè)盡可能可靠的驗(yàn)證結(jié)果。該平臺(tái)主要目的在于驗(yàn)證100Gbps DSP芯片的算法是否正確,如果發(fā)現(xiàn)問(wèn)題,可利用該平臺(tái)及時(shí)獲取相關(guān)數(shù)據(jù)進(jìn)行分析并快速有效的定位問(wèn)題。利用該平臺(tái)分別驗(yàn)證了100Gbps DSP芯片的性能,穩(wěn)定性以及魯棒性。并將結(jié)果與算法理想仿真平臺(tái)結(jié)果進(jìn)行對(duì)比,性能要求差損在?0.5db。穩(wěn)定性則要求長(zhǎng)時(shí)間拷機(jī),看各個(gè)上報(bào)指數(shù)有無(wú)異常。魯棒性是通過(guò)人為模擬各種可能出現(xiàn)的異常情況,看能否在鏈路恢復(fù)正常后,整個(gè)系統(tǒng)在規(guī)定時(shí)間內(nèi)完全恢復(fù)正常。根據(jù)之前規(guī)劃好的實(shí)際用例驗(yàn)證,從該驗(yàn)證平臺(tái)得到的結(jié)果表明性能方面該DSP的算法真實(shí)性能與理想性能相差+0.3db。穩(wěn)定性方面在模擬最?lèi)郝缘恼鎸?shí)信道環(huán)境下連續(xù)拷機(jī)24小時(shí),BER統(tǒng)計(jì)結(jié)果無(wú)異常,各上報(bào)寄存器均無(wú)異常。魯棒性方面在各種人為制造的各種異常情況下,環(huán)境在恢復(fù)正常后,系統(tǒng)均能在50ms以?xún)?nèi)恢復(fù)正常。所有結(jié)果表明該芯片的各項(xiàng)指標(biāo)均達(dá)到算法期望的需求。
【關(guān)鍵詞】：100Gbps數(shù)字信號(hào)處理器 降速驗(yàn)證 觸發(fā)抓數(shù)
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN929.11;TN911.72
【目錄】：

• 摘要5-7
• ABSTRACT7-12
• 符號(hào)對(duì)照表12-13
• 縮略語(yǔ)對(duì)照表13-18
• 第一章 緒論18-22
• 1.1 論文選題及背景18-20
• 1.2 芯片概述20-21
• 1.3 論文內(nèi)容安排21-22
• 第二章 100GBPS DSP系統(tǒng)結(jié)構(gòu)22-30
• 2.1 系統(tǒng)結(jié)構(gòu)簡(jiǎn)介22-23
• 2.2 各個(gè)模塊功能描述23-29
• 2.2.1 CPU接口子系統(tǒng)功能23
• 2.2.2 DSP預(yù)處理子系統(tǒng)功能23
• 2.2.3 TPC編碼子系統(tǒng)功能（發(fā)端）23-24
• 2.2.4 TPC解碼子系統(tǒng)功能（收端）24
• 2.2.5 DSP預(yù)處理子系統(tǒng)功能24-26
• 2.2.6 CEQU粗均衡子系統(tǒng)功能26-27
• 2.2.7 CDR時(shí)鐘恢復(fù)子系統(tǒng)功能27
• 2.2.8 CMA恒摸算法子系統(tǒng)功能27-28
• 2.2.9 FPC頻偏相偏校正子系統(tǒng)功能28
• 2.2.10 MLSE強(qiáng)濾波子系統(tǒng)功能28
• 2.2.11 SYN同步子系統(tǒng)功能28
• 2.2.12 OTUXT子系統(tǒng)功能28-29
• 2.2.13 OTUXR子系統(tǒng)功能29
• 2.3 100Gbps DSP接口需求29
• 2.4 本章小結(jié)29-30
• 第三章 100Gbps DSP的降速驗(yàn)證平臺(tái)方案30-72
• 3.1 驗(yàn)證原理30-32
• 3.2 與實(shí)際驗(yàn)證環(huán)境的區(qū)別32
• 3.3 降速驗(yàn)證平臺(tái)功能分析32-36
• 3.4 降速驗(yàn)證平臺(tái)單板方案36-47
• 3.4.2 控制單元37-38
• 3.4.3 ADC單元38-39
• 3.4.4 FPGA單元39-47
• 3.5 降速驗(yàn)證平臺(tái)可調(diào)可測(cè)部分邏輯方案47-70
• 3.5.2 驗(yàn)證平臺(tái)中邏輯部分DST設(shè)計(jì)方案50-61
• 3.5.3 觸發(fā)條件的產(chǎn)生61-62
• 3.5.4 DST使用流程說(shuō)明62-68
• 3.5.5 啟動(dòng)和停止68-69
• 3.5.6 異�；謴�(fù)69
• 3.5.7 樣點(diǎn)數(shù)據(jù)存儲(chǔ)擱置及讀寫(xiě)方法69-70
• 3.6 本章總結(jié)70-72
• 第四章 驗(yàn)證結(jié)果分析72-86
• 4.1 性能72-82
• 4.1.1 綜合代價(jià)72-73
• 4.1.2 背靠背加噪聲OSNR~BER性能73
• 4.1.3 CD加噪73-77
• 4.1.4 PMD加噪77-80
• 4.1.5 SOP慢旋轉(zhuǎn)加噪80-81
• 4.1.6 時(shí)鐘加抖動(dòng)加噪聲81-82
• 4.2 穩(wěn)定性82-84
• 4.2.1 數(shù)字域環(huán)回拷機(jī)82
• 4.2.2 背靠背不加噪聲拷機(jī)82
• 4.2.3 CD不加噪聲82-83
• 4.2.4 PMD不加噪聲83
• 4.2.5 SOP慢旋轉(zhuǎn)不加噪聲83-84
• 4.2.6 時(shí)鐘加抖動(dòng)不加噪聲84
• 4.3 魯棒性84-85
• 4.4 覆蓋率85
• 4.5 本章總結(jié)85-86
• 結(jié)束語(yǔ)86-88
• 致謝信88-90
• 參考文獻(xiàn)90-92
• 作者簡(jiǎn)介92-93

【相似文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前10條

1 屈玉峰;郭亮;馮根寶;;搭建基于E語(yǔ)言參考模型的驗(yàn)證平臺(tái)[J];中國(guó)集成電路;2005年09期

2 詹文法,馬俊,張溯,許修兵;一種可重用的驗(yàn)證平臺(tái)結(jié)構(gòu)[J];微機(jī)發(fā)展;2005年03期

3 詹文法;李麗;程作仁;張溯;;一種基于總線(xiàn)的可重用驗(yàn)證平臺(tái)研究[J];電子技術(shù)應(yīng)用;2006年05期

4 期彤;;新思科技設(shè)計(jì)系統(tǒng)、驗(yàn)證平臺(tái)雙線(xiàn)出擊[J];電子設(shè)計(jì)應(yīng)用;2009年05期

5 張健;黃蓓;王玉艷;;交換控制電路功能驗(yàn)證平臺(tái)設(shè)計(jì)[J];計(jì)算機(jī)工程;2006年16期

6 萬(wàn)超;申敏;張亞楠;;通道在層次化驗(yàn)證平臺(tái)中的應(yīng)用[J];電子測(cè)試;2007年05期

7 袁艷;申敏;;覆蓋率技術(shù)的提高在RVM層次化驗(yàn)證方法中的應(yīng)用[J];電子測(cè)試;2008年01期

8 宋秀蘭;吳曉波;;高性能驗(yàn)證平臺(tái)設(shè)計(jì)與搭建[J];電子器件;2008年06期

9 劉芳;謝崢;連志斌;王新安;;一種可重構(gòu)的通用總線(xiàn)接口驗(yàn)證平臺(tái)的研究及實(shí)現(xiàn)[J];電子器件;2011年03期

10 王紅衛(wèi);占楊林;梁利平;;以覆蓋率為導(dǎo)向的自動(dòng)化驗(yàn)證平臺(tái)[J];電子測(cè)試;2013年05期

中國(guó)重要會(huì)議論文全文數(shù)據(jù)庫(kù) 前6條

1 王立勝;王秉臣;朱波;朱智超;賴(lài)安學(xué);;基于大型飛行器的信息系統(tǒng)仿真驗(yàn)證平臺(tái)設(shè)計(jì)[A];中國(guó)宇航學(xué)會(huì)深空探測(cè)技術(shù)專(zhuān)業(yè)委員會(huì)第十屆學(xué)術(shù)年會(huì)論文集[C];2013年

2 華靜;;虛擬化技術(shù)構(gòu)建金融云業(yè)務(wù)驗(yàn)證平臺(tái)[A];2013年中國(guó)通信學(xué)會(huì)信息通信網(wǎng)絡(luò)技術(shù)委員會(huì)年會(huì)論文集[C];2013年

3 徐文進(jìn);田澤;;基于AFDX-ES SOC驗(yàn)證平臺(tái)的向量中斷控制器驗(yàn)證研究[A];第十六屆計(jì)算機(jī)工程與工藝年會(huì)暨第二屆微處理器技術(shù)論壇論文集[C];2012年

4 淮治華;田澤;趙強(qiáng);韓煒;;基于DSP的SoC FPGA原型驗(yàn)證平臺(tái)的構(gòu)建與應(yīng)用[A];第十五屆計(jì)算機(jī)工程與工藝年會(huì)暨第一屆微處理器技術(shù)論壇論文集（A輯）[C];2011年

5 陳小龍;荊濤;;如何在FPGA或ASIC設(shè)計(jì)中用TCL為HDL模型搭建自動(dòng)驗(yàn)證平臺(tái)[A];全國(guó)第一屆嵌入式技術(shù)聯(lián)合學(xué)術(shù)會(huì)議論文集[C];2006年

6 iJ淑媚;灻斐章;周佩廷;R壭憔

本文編號(hào)：262109