本文關(guān)鍵詞：基于FPGA的100Gbps光傳輸數(shù)字信號處理器驗證平臺設(shè)計，，由筆耕文化傳播整理發(fā)布。

【摘要】：目前光纖通信中骨干網(wǎng)傳輸帶寬以每年50%以上的速度增長,而且100Gbps與40Gbps光模塊設(shè)備的成本差異遠(yuǎn)小于40Gbps與10Gbps光模塊設(shè)備,骨干傳輸網(wǎng)要求支持100Gbps傳輸?shù)暮袈曇苍絹碓綇娏?因此100Gbps是一個明確的發(fā)展方向。而100Gbps光模塊中,最重要的部分為DSP部分,在第一代具備硬判決能力的100Gbps DSP芯片中所包含的邏輯門電路數(shù)已超過了7000萬門,而對于最新的具備軟判決能力的100Gbps DSP芯片,其中的門電路數(shù)甚至超過1億3000萬門,并采用差分模式進行長光纖傳輸,每路最高可處理32Gbps速率的數(shù)據(jù)。如此高難度的芯片能否成功大規(guī)模主要取決于其性能、穩(wěn)定性以及魯棒性是否達到預(yù)期效果。而結(jié)合實際情況實現(xiàn)一套用于該芯片的驗證測試平臺勢必成為關(guān)鍵問題。由于芯片本身要求邏輯資源龐大,數(shù)據(jù)流量大,時鐘頻率高,若不做任何修改直接利用FPGA來進行系統(tǒng)級驗證,物料成本和人力成本將非常昂貴,并且ASIC與FPGA邏輯設(shè)計是不同的,加上單片F(xiàn)PGA資源和高速接口的限制,ASIC芯片對應(yīng)的設(shè)計需要切割成多片F(xiàn)PGA用并行的方式實現(xiàn),這將會增大代碼開發(fā)和維護難度,驗證的難度也會增大。本文則參照真實系統(tǒng),模仿真實的環(huán)境,通過降低符號速率但不改變實現(xiàn)芯片算法的方式,在FPGA上搭建整個系統(tǒng)的驗證平臺,該平臺主要有兩部分組成,硬件單板和可調(diào)可測邏輯部分。該驗證系統(tǒng)的數(shù)據(jù)來源于真實的信道,具備不同模式的調(diào)節(jié)功能。在驗證工作中從芯片真實應(yīng)用場景出發(fā),制訂了詳細(xì)的驗證計劃,并搭建高度可調(diào)可測的驗證平臺,在驗證平臺的自檢方面,使用真實信道的業(yè)務(wù)數(shù)據(jù)進行檢驗。該驗證平臺最大的優(yōu)點在于高度支持多種模式不同環(huán)境的真實業(yè)務(wù)數(shù)據(jù)驗證,并支持單獨子系統(tǒng)內(nèi)關(guān)鍵節(jié)點的可調(diào)可測,這樣可提高測試效率,并準(zhǔn)確定位問題。附帶的數(shù)字域內(nèi)環(huán)功能,可以保證驗證平臺的準(zhǔn)確性,以期得到一個盡可能可靠的驗證結(jié)果。該平臺主要目的在于驗證100Gbps DSP芯片的算法是否正確,如果發(fā)現(xiàn)問題,可利用該平臺及時獲取相關(guān)數(shù)據(jù)進行分析并快速有效的定位問題。利用該平臺分別驗證了100Gbps DSP芯片的性能,穩(wěn)定性以及魯棒性。并將結(jié)果與算法理想仿真平臺結(jié)果進行對比,性能要求差損在?0.5db。穩(wěn)定性則要求長時間拷機,看各個上報指數(shù)有無異常。魯棒性是通過人為模擬各種可能出現(xiàn)的異常情況,看能否在鏈路恢復(fù)正常后,整個系統(tǒng)在規(guī)定時間內(nèi)完全恢復(fù)正常。根據(jù)之前規(guī)劃好的實際用例驗證,從該驗證平臺得到的結(jié)果表明性能方面該DSP的算法真實性能與理想性能相差+0.3db。穩(wěn)定性方面在模擬最惡略的真實信道環(huán)境下連續(xù)拷機24小時,BER統(tǒng)計結(jié)果無異常,各上報寄存器均無異常。魯棒性方面在各種人為制造的各種異常情況下,環(huán)境在恢復(fù)正常后,系統(tǒng)均能在50ms以內(nèi)恢復(fù)正常。所有結(jié)果表明該芯片的各項指標(biāo)均達到算法期望的需求。
【關(guān)鍵詞】：100Gbps數(shù)字信號處理器 降速驗證 觸發(fā)抓數(shù)
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN929.11;TN911.72
【目錄】：

• 摘要5-7
• ABSTRACT7-12
• 符號對照表12-13
• 縮略語對照表13-18
• 第一章 緒論18-22
• 1.1 論文選題及背景18-20
• 1.2 芯片概述20-21
• 1.3 論文內(nèi)容安排21-22
• 第二章 100GBPS DSP系統(tǒng)結(jié)構(gòu)22-30
• 2.1 系統(tǒng)結(jié)構(gòu)簡介22-23
• 2.2 各個模塊功能描述23-29
• 2.2.1 CPU接口子系統(tǒng)功能23
• 2.2.2 DSP預(yù)處理子系統(tǒng)功能23
• 2.2.3 TPC編碼子系統(tǒng)功能（發(fā)端）23-24
• 2.2.4 TPC解碼子系統(tǒng)功能（收端）24
• 2.2.5 DSP預(yù)處理子系統(tǒng)功能24-26
• 2.2.6 CEQU粗均衡子系統(tǒng)功能26-27
• 2.2.7 CDR時鐘恢復(fù)子系統(tǒng)功能27
• 2.2.8 CMA恒摸算法子系統(tǒng)功能27-28
• 2.2.9 FPC頻偏相偏校正子系統(tǒng)功能28
• 2.2.10 MLSE強濾波子系統(tǒng)功能28
• 2.2.11 SYN同步子系統(tǒng)功能28
• 2.2.12 OTUXT子系統(tǒng)功能28-29
• 2.2.13 OTUXR子系統(tǒng)功能29
• 2.3 100Gbps DSP接口需求29
• 2.4 本章小結(jié)29-30
• 第三章 100Gbps DSP的降速驗證平臺方案30-72
• 3.1 驗證原理30-32
• 3.2 與實際驗證環(huán)境的區(qū)別32
• 3.3 降速驗證平臺功能分析32-36
• 3.4 降速驗證平臺單板方案36-47
• 3.4.2 控制單元37-38
• 3.4.3 ADC單元38-39
• 3.4.4 FPGA單元39-47
• 3.5 降速驗證平臺可調(diào)可測部分邏輯方案47-70
• 3.5.2 驗證平臺中邏輯部分DST設(shè)計方案50-61
• 3.5.3 觸發(fā)條件的產(chǎn)生61-62
• 3.5.4 DST使用流程說明62-68
• 3.5.5 啟動和停止68-69
• 3.5.6 異常恢復(fù)69
• 3.5.7 樣點數(shù)據(jù)存儲擱置及讀寫方法69-70
• 3.6 本章總結(jié)70-72
• 第四章 驗證結(jié)果分析72-86
• 4.1 性能72-82
• 4.1.1 綜合代價72-73
• 4.1.2 背靠背加噪聲OSNR~BER性能73
• 4.1.3 CD加噪73-77
• 4.1.4 PMD加噪77-80
• 4.1.5 SOP慢旋轉(zhuǎn)加噪80-81
• 4.1.6 時鐘加抖動加噪聲81-82
• 4.2 穩(wěn)定性82-84
• 4.2.1 數(shù)字域環(huán)回拷機82
• 4.2.2 背靠背不加噪聲拷機82
• 4.2.3 CD不加噪聲82-83
• 4.2.4 PMD不加噪聲83
• 4.2.5 SOP慢旋轉(zhuǎn)不加噪聲83-84
• 4.2.6 時鐘加抖動不加噪聲84
• 4.3 魯棒性84-85
• 4.4 覆蓋率85
• 4.5 本章總結(jié)85-86
• 結(jié)束語86-88
• 致謝信88-90
• 參考文獻90-92
• 作者簡介92-93

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