【摘要】：移動(dòng)通信系統(tǒng)在過去幾十年間發(fā)生了翻天覆地的改變,從第一代到第四代移動(dòng)通信系統(tǒng),以及即將到來的第五代移動(dòng)通信系統(tǒng)。移動(dòng)互聯(lián)網(wǎng)和物聯(lián)網(wǎng)的迅速發(fā)展將推動(dòng)5G業(yè)務(wù)的增長(zhǎng)。5G將滿足覆蓋范圍廣、容量大、功耗低、廣泛連接和延遲低可靠性高的技術(shù)場(chǎng)景,這將給產(chǎn)業(yè)界帶來革命性的變化。信道編碼技術(shù)作為移動(dòng)通信中的重要環(huán)節(jié),為移動(dòng)通信系統(tǒng)提供高可靠性的保障。極化碼作為新型的信道編碼技術(shù),是目前第一個(gè)能夠通過數(shù)學(xué)嚴(yán)格證明達(dá)到香農(nóng)容量的信道編碼技術(shù),并超越Turbo碼和LDPC碼的性能。2016年11月17日,在3GPP RAN1 87會(huì)議的5G短碼方案討論中,極化碼方案最終成為5G eMBB(enhanced Mobile Broadband)場(chǎng)景控制信道編碼的最終方案。本文對(duì)極化碼的編譯碼算法進(jìn)行研究,并對(duì)其編譯碼器進(jìn)行硬件設(shè)計(jì)與實(shí)現(xiàn),并在FPGA平臺(tái)上實(shí)現(xiàn)編譯碼器的原型驗(yàn)證。首先本文就信道極化的基本原理進(jìn)行介紹,從信道合成和信道分裂的角度進(jìn)行原理闡述,并結(jié)合極化現(xiàn)象揭示極化原理的本質(zhì)。圍繞信道極化中的可靠性估計(jì)問題給出三種解決方案,對(duì)比分析不同估計(jì)方法的優(yōu)缺點(diǎn),并最終選擇高斯近似法作為本文估計(jì)的方法。然后本文對(duì)極化碼的編譯碼算法進(jìn)行研究和仿真,對(duì)比分析編碼算法中系統(tǒng)編碼和非系統(tǒng)編碼的優(yōu)缺點(diǎn),以及譯碼算法中BP算法,SC算法,SCL算法以及CA-SCL算法的優(yōu)缺點(diǎn),并最終選擇非系統(tǒng)編碼和CA-SCL譯碼作為硬件設(shè)計(jì)和實(shí)現(xiàn)的算法�；趯�(duì)算法的分析和研究,本文著重對(duì)編譯碼器進(jìn)行設(shè)計(jì)與實(shí)現(xiàn)。從硬件模塊劃分,結(jié)構(gòu)優(yōu)化的角度進(jìn)行設(shè)計(jì),并給出核心模塊的詳細(xì)接口。從功能仿真的角度進(jìn)行電路的功能驗(yàn)證,并且在Altera DE5(芯片型號(hào)5SGXEA7N2F45C2)上完成電路的原型驗(yàn)證。最后搭建基于PCIE的測(cè)試演示系統(tǒng),從編譯碼器鏈路系統(tǒng)的角度完成對(duì)編譯碼器的測(cè)試,從而進(jìn)一步說明電路的正確性和穩(wěn)定性。本文設(shè)計(jì)的編碼器資源消耗占有率不足1%,最大工作時(shí)鐘頻率610 Mhz,最大吞吐率達(dá)到750 Mbps。譯碼器的資源消耗占有率7%,最大工作時(shí)鐘頻率338Mhz,最大吞吐率達(dá)到229.02 Mbps。
[Abstract]:The mobile communication system has undergone tremendous changes in the past few decades, from the first generation to the fourth generation, as well as the upcoming fifth generation mobile communication system. The rapid development of mobile Internet and Internet of things will promote the growth of 5G service. 5G will meet the technology scenarios of wide coverage, large capacity, low power consumption, wide connection and low reliability of delay, which will bring revolutionary changes to the industry. As an important part of mobile communication, channel coding technology provides high reliability guarantee for mobile communication system. Polarization code, as a new channel coding technology, is the first channel coding technology that can strictly prove the Shannon capacity by mathematics, and surpass the performance of Turbo code and LDPC code. In the discussion of 5G short code scheme in 3GPP RAN1 87 conference, the polarization code scheme becomes the final scheme of 5G eMBB (enhanced Mobile Broadband) scene control channel coding. In this paper, the encoding and decoding algorithm of polarization code is studied, and the hardware design and implementation of the codec are carried out, and the prototype verification of the decoder is realized on the FPGA platform. Firstly, the basic principle of channel polarization is introduced in this paper. The principle of channel synthesis and channel splitting is expounded, and the essence of polarization principle is revealed in combination with polarization phenomenon. This paper presents three solutions to the reliability estimation problem in channel polarization, compares and analyzes the advantages and disadvantages of different estimation methods, and finally selects Gao Si approximation as the estimation method in this paper. Then, this paper studies and simulates the encoding and decoding algorithm of polarization code, compares and analyzes the advantages and disadvantages of system coding and non-system coding in coding algorithm, as well as the advantages and disadvantages of BP algorithm, SC algorithm, SCL algorithm and CA-SCL algorithm in decoding algorithm. Finally, non-system coding and CA-SCL decoding are selected as hardware design and implementation algorithms. Based on the analysis and research of the algorithm, this paper focuses on the design and implementation of the codec. From the view of hardware module partition and structure optimization, the detailed interface of the core module is given. The function of the circuit is verified from the point of view of function simulation, and the prototype verification of the circuit is completed on Altera DE5 (chip type 5SGXEA7N2F45C2). Finally, a test demonstration system based on PCIE is built to test the decoder from the point of view of the codec link system, which further explains the correctness and stability of the circuit. The encoder designed in this paper consumes less than 1 bit of resources, and the maximum working clock frequency is 610 Mhz, and the maximum throughput is 750 Mbps.. The decoder has a 7% resource consumption, a maximum clock frequency of 338 MHz, and a maximum throughput of 229.02 Mbps.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN911.22

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本文編號(hào)：2381619