【摘要】：軍事通信中存在的各種各樣的干擾,給數(shù)據(jù)的正確發(fā)送和接收帶來了極大的挑戰(zhàn),而猝發(fā)通信具有信息傳輸時間短和信息發(fā)送時間不確定的特點,其信號頻譜信息較難獲取,可躲避來自人為的惡意干擾。猝發(fā)通信在軍事領(lǐng)域已作為一種常用的通信方式。本論文以“xxxx系統(tǒng)”項目為研究背景,主要研究了在低帶寬下信息的快速傳輸,以實現(xiàn)短時猝發(fā)通信。本文對該通信系統(tǒng)基帶進(jìn)行研究,設(shè)計了短時猝發(fā)通信的幀結(jié)構(gòu),由誤碼性能接近香農(nóng)極限的低密度奇偶校驗(LDPC)碼作為信道編碼方案,采用了具有恒包絡(luò)性質(zhì)的GMSK調(diào)制方式。根據(jù)理論研究與設(shè)計仿真,對基帶部分的設(shè)計使用Verilog語言在FPGA中實現(xiàn)。文中給出了發(fā)射端和接收端主要模塊的設(shè)計方法、實現(xiàn)流程和仿真結(jié)果。本文的主要貢獻(xiàn)有以下幾點:1、依據(jù)短時猝發(fā)通信的特點,設(shè)計了一種具有較高數(shù)據(jù)傳輸效率的幀結(jié)構(gòu)。該幀結(jié)構(gòu)由同步序列和數(shù)據(jù)幀兩部分構(gòu)成,提出了分布式幀同步方法,分布式的同步序列可以實現(xiàn)系統(tǒng)的定時同步和幀同步,并且降低幀同步的虛警率。并針對該幀結(jié)構(gòu),設(shè)計了對應(yīng)的系統(tǒng)同步方案。2、基于本文LDPC校驗矩陣固化的特點,在LDPC編碼過程中,采用固定的邏輯結(jié)構(gòu)實現(xiàn)編碼算法,省去了迭代器編碼運算過程;在譯碼過程中,采用了改進(jìn)的最小和譯碼算法,減少了FPGA的資源消耗。3、針對GMSK一比特差分解調(diào)時除法和正切運算需消耗大量的存儲資源的問題,采用了相位差分進(jìn)行解調(diào)。并依據(jù)其前置濾波器系數(shù)特點對濾波算法采用了優(yōu)化設(shè)計,進(jìn)一步降低了FPGA存儲資源的消耗。4、在信號檢測模塊中,相關(guān)峰的捕獲運算需消耗大量的FPGA資源,對該運算過程中乘累加器實現(xiàn)結(jié)構(gòu)進(jìn)行了優(yōu)化,減少了邏輯資源的使用量。
[Abstract]:The existence of various kinds of interference in military communication brings great challenges to the correct transmission and reception of data. However, burst communication has the characteristics of short information transmission time and uncertain information transmission time, so it is difficult to obtain signal spectrum information. Avoid malicious interference from human beings. Burst communication has become a common communication method in the military field. In this thesis, the research background of "xxxx system" is "xxxx system", which mainly studies the fast transmission of information in low bandwidth to realize short-time burst communication. In this paper, the baseband of the communication system is studied, and the frame structure of the short time burst communication is designed. The low density parity check (LDPC) code with the performance of error code approaching the Shannon limit is used as the channel coding scheme. The GMSK modulation mode with constant envelope property is adopted. According to theoretical research and design simulation, the design of baseband part is implemented in FPGA with Verilog language. The design method of the main modules of the transmitter and receiver is given, and the implementation flow and simulation results are also given in this paper. The main contributions of this paper are as follows: 1. According to the characteristics of short time burst communication, a frame structure with high data transmission efficiency is designed. The frame structure is composed of synchronous sequence and data frame. A distributed frame synchronization method is proposed. The distributed synchronization sequence can realize the timing synchronization and frame synchronization of the system and reduce the false alarm rate of frame synchronization. According to the frame structure, the corresponding system synchronization scheme is designed. 2. Based on the solidification of the LDPC check matrix in this paper, in the process of LDPC coding, a fixed logic structure is adopted to realize the coding algorithm, and the iterative coding operation process is eliminated. In the process of decoding, an improved minimum sum decoding algorithm is adopted to reduce the resource consumption of FPGA. 3. In order to solve the problem that division and tangent need to consume a lot of storage resources in GMSK one-bit differential demodulation, phase difference division is used to demodulate. According to the characteristics of prefilter coefficients, the filter algorithm is optimized, which further reduces the consumption of FPGA storage resources. In the signal detection module, the acquisition of correlation peaks consumes a lot of FPGA resources. The structure of multiplicative accumulator is optimized and the usage of logical resources is reduced.
【學(xué)位授予單位】：杭州電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：E96;TN975

【參考文獻(xiàn)】

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本文編號：2322940