發(fā)布時(shí)間：2018-09-17 17:33

【摘要】：人體穿戴式健康監(jiān)護(hù)與遙測(cè)系統(tǒng)是未來(lái)醫(yī)療領(lǐng)域發(fā)展的重要趨勢(shì)之一,這種穿戴式系統(tǒng)需要滿足便攜化、遠(yuǎn)程化和實(shí)時(shí)性的要求。超寬帶(UWB)具有傳輸速率高、消耗電能小、架構(gòu)簡(jiǎn)單等突出特點(diǎn)。利用UWB的優(yōu)勢(shì)通過(guò)信道建模與系統(tǒng)設(shè)計(jì),建立一種新的可穿戴式無(wú)線體域網(wǎng)(WBAN)用UWB通信體制,并將系統(tǒng)集成到芯片中才能更好地滿足穿戴式系統(tǒng)的需要。因此,本文首先綜合考慮了接收機(jī)的架構(gòu)、分支數(shù)、收發(fā)機(jī)天線角度、接收機(jī)的判決方式等,通過(guò)MATLAB仿真人體信道的沖激響應(yīng),確定如何合理地選用相干接收機(jī)結(jié)構(gòu),以降低BER。其次利用Verilog-A進(jìn)行了基于鎖相環(huán)(PLL)的CDR行為級(jí)建模,將電源的隨機(jī)噪聲,電荷泵充放電電流的大小和時(shí)間不匹配等非理想因素考慮進(jìn)來(lái)。在電路級(jí)別設(shè)計(jì)時(shí),本文分別進(jìn)行了一種低噪聲亞諧波注入鎖定環(huán)形振蕩器和全速率雙環(huán)路帶外參考時(shí)鐘架構(gòu)的CDR電路設(shè)計(jì),前仿真,版圖設(shè)計(jì),后仿真及流片測(cè)試。為了驗(yàn)證上述理論與設(shè)計(jì),做了兩批次的流片,一是注入鎖定環(huán)形振蕩器和作為參考的標(biāo)準(zhǔn)環(huán)形振蕩器兩顆芯片,二是CDR系統(tǒng)芯片。測(cè)試表明所提出的注入鎖定在中心頻率為1GHz時(shí),展現(xiàn)出的相位噪聲為-112.37dBc/Hz@1MHz,在供電電壓為1.8V時(shí)除去測(cè)試用的緩沖驅(qū)動(dòng)單元,振蕩器消耗電流為8mA.相比同批次流片作為參考的標(biāo)準(zhǔn)環(huán)形振蕩器,相位噪聲提高16.07dBc/Hz。在CDR系統(tǒng)芯片測(cè)試時(shí),輸入非歸零碼(NRZ)速率為250Mbps時(shí),在有環(huán)路反饋?zhàn)饔煤妥⑷腈i定作用的閉環(huán)情況下,恢復(fù)時(shí)鐘的均方根抖動(dòng)為2ps,相比開(kāi)環(huán)情況下的時(shí)鐘均方根抖動(dòng),性能提高了6ps。抖動(dòng)與眼圖等綜合測(cè)試結(jié)果驗(yàn)證了所提出的注入鎖定CDR。
[Abstract]:Human wearable health monitoring and telemetry system is one of the important trends in the future medical field. This wearable system needs to meet the requirements of portable, remote and real-time. Ultra-wideband (UWB) (UWB) is characterized by high transmission rate, low power consumption and simple architecture. Through channel modeling and system design, a new UWB communication system for wearable wireless body area network (WBAN) is established by using the advantages of UWB, and the system is integrated into the chip to better meet the needs of wearable system. Therefore, in this paper, the architecture of receiver, number of branches, antenna angle of transceiver and decision mode of receiver are considered synthetically. Through MATLAB simulation of impulse response of human body channel, how to select coherent receiver structure reasonably is determined to reduce BER.. Secondly, Verilog-A is used to model the CDR behavior level based on phase-locked loop (PLL). The non-ideal factors, such as random noise of the power supply, the mismatch of charge pump charge and discharge current and time, are taken into account. In the circuit level design, a low noise subharmonic injection locked ring oscillator and a full-rate double-loop out-of-band reference clock architecture are designed for CDR circuit design, pre-simulation, layout design, post-simulation and chip testing. In order to verify the above theory and design, two batches of wafers are made, one is injection-locked ring oscillator and the other is standard ring oscillator chip, the other is CDR system chip. The test results show that the phase noise of the proposed injection is -112.37dBc / HzR 1MHz when the center frequency is 1GHz, and the buffer drive unit is removed at 1.8 V, and the current consumption of the oscillator is 8 Ma. Compared with the standard ring oscillator with the same batch of wafers, the phase noise is increased by 16.07 dBc / Hz. In the CDR chip test, when the input non-return-to-zero code (NRZ) rate is 250Mbps, the RMS root jitter of the recovery clock is 2psunder the closed-loop condition of loop feedback and injection locking, compared with the open-loop clock RMS jitter. The performance is improved by 6 ps. The combined test results of jitter and ophthalmogram verify the proposed injection-locked CDR..
【學(xué)位授予單位】：桂林電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN925;TN402

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本文編號(hào)：2246628