本文關鍵詞：多模計數(shù)器靜電放電損傷的失效分析　出處：《半導體技術》2017年10期 　論文類型：期刊論文

  更多相關文章： 多模計數(shù)器 單片微波集成電路(MMIC) 靜電放電(ESD) 失效分析 失效定位

【摘要】：靜電放電(ESD)損傷會降低半導體器件和集成電路的可靠性并導致其性能退化。針對一款國產(chǎn)2-32型多模計數(shù)器的失效現(xiàn)象,通過分析該計數(shù)器的電路結構,利用X射線成像、顯微紅外熱成像、光束感生電阻變化以及鈍化層、金屬化層去除等技術對計數(shù)器進行了失效分析,將失效點準確定位至輸出端口邏輯單元電路的2只晶體管上。分析結果表明,多模計數(shù)器的ESD損傷使輸出端口驅動晶體管以及為負載晶體管提供柵偏置的前級電路晶體管同時受損,導致計數(shù)器端口高、低電平輸出均失效而喪失計數(shù)功能。對相關的失效機理展開了討論,同時提出了在電路研制和使用過程中的ESD防護措施。
[Abstract]:Electrostatic discharge (ESD) damage can reduce the reliability of semiconductor devices and integrated circuits and lead to degradation of their performance. By analyzing the circuit structure of the counter, using X-ray imaging, micro-infrared thermal imaging, beam-induced resistance change, passivation layer and metallization layer removal, the counter failure analysis was carried out. The failure point is accurately located on two transistors in the output port logic unit circuit. The ESD damage of the multimode counter damages both the output port drive transistor and the front circuit transistor which provides gate bias for the load transistor, resulting in the high port of the counter. The failure mechanism of low level output is discussed and the protective measures of ESD in the process of circuit development and use are put forward.
【作者單位】： 中國電子科技集團公司第十三研究所;
【分類號】：O441.1;TH724
【正文快照】： 0引言隨著集成度的不斷提高和特征尺寸的持續(xù)減小,半導體器件和集成電路對過電應力(electricaloverstress,EOS)越來越敏感[1]。研究表明,大約40%的半導體器件和集成電路失效均與EOS相關[2]。其中,靜電放電(electrostatic discharge,ESD)引起的失效又是導致EOS失效的主要原因。

【相似文獻】

相關期刊論文 前10條

1 ;2011年全國失效分析會議和展示會通知[J];理化檢驗(物理分冊);2011年06期

2 ;2012年全國失效分析培訓班通知[J];理化檢驗(物理分冊);2012年01期

3 ;2012年全國失效分析培訓班通知[J];理化檢驗(物理分冊);2012年03期

4 ;2012年全國失效分析培訓班通知[J];理化檢驗(物理分冊);2012年02期

5 ;2012年全國失效分析培訓班通知[J];理化檢驗(物理分冊);2012年05期

6 ;2013年全國失效分析培訓班通知[J];理化檢驗(物理分冊);2013年02期

7 ;2014年全國失效分析培訓班通知[J];理化檢驗(物理分冊);2014年04期

8 ;2014年全國失效分析培訓班通知[J];理化檢驗(物理分冊);2014年05期

9 ;歡迎訂閱2011年《失效分析與預防》雜志[J];理化檢驗(物理分冊);2010年11期

10 ;2013年全國失效分析培訓班通知[J];理化檢驗(物理分冊);2013年05期

，

本文編號：1413842