本文關(guān)鍵詞：分布式基站中CPRI接口的研究與設(shè)計(jì)

  更多相關(guān)文章： 分布式基站 CPRI FPGA SerDes 8b/10b

【摘要】：將傳統(tǒng)移動(dòng)通信基站中的基帶處理單元(也稱為無(wú)線設(shè)備控制器,REC)和射頻處理單元(也稱為無(wú)線設(shè)備,RE)分開,分別放置于中心機(jī)房和遠(yuǎn)端抱桿,通過光纖或者電纜線連接傳輸數(shù)據(jù),這就產(chǎn)生了分布式基站。它具有建站速度快、成本低,組網(wǎng)靈活,覆蓋廣,容量高等特點(diǎn),在現(xiàn)代基站建設(shè)中備受親睞。為了解決、規(guī)范REC與RE之間的光纖(或電纜線)傳輸數(shù)據(jù),通用公共無(wú)線接口聯(lián)盟提出了CPRI協(xié)議規(guī)范,這樣通過CPRI接口可以實(shí)現(xiàn)REC與RE之間的通信連接。本文在介紹通用移動(dòng)通信系統(tǒng)(UMTS)組成架構(gòu)的基礎(chǔ)上,分析了CPRI協(xié)議規(guī)范,主要包括協(xié)議數(shù)據(jù)結(jié)構(gòu)、子信道、啟動(dòng)過程,數(shù)據(jù)成解幀,超幀同步等。介紹FPGA內(nèi)部結(jié)構(gòu)和基于FPGA的數(shù)字設(shè)計(jì)流程。本文以FPGA為主要芯片設(shè)計(jì)實(shí)現(xiàn)CPRI接口。在分析協(xié)議規(guī)范的基礎(chǔ)上,把CPRI劃分為物理傳輸層和數(shù)據(jù)鏈路層。其中物理傳輸層主要負(fù)責(zé)數(shù)據(jù)的收發(fā),由集成于FPGA中的SerDes模塊實(shí)現(xiàn),此模塊向光模塊發(fā)送(或接收)數(shù)據(jù)并完成8b/10b編解碼和數(shù)據(jù)的串并(和并串)轉(zhuǎn)換,介于8b/10b編解碼在傳輸領(lǐng)域上的重要意思,本文詳細(xì)分析編解碼原理并基于FPGA設(shè)計(jì)了編解碼模塊,給出波形仿真圖和綜合電路圖;數(shù)據(jù)鏈路層由FPGA實(shí)現(xiàn),包含超幀同步警告模塊、成解幀模塊、線速率協(xié)商模塊,本文基于FPGA設(shè)計(jì)實(shí)現(xiàn)了上述各模塊并給出了仿真波形圖和綜合電路圖,功能完整、功能正確。為了驗(yàn)證所設(shè)計(jì)的CPRI接口,提出了幾乎全環(huán)境的驗(yàn)證方案,對(duì)系統(tǒng)進(jìn)行了仿真和測(cè)試,波形圖說明在完成基本數(shù)據(jù)傳輸功能之外還具有線速率、警告等狀態(tài)指示信號(hào)和運(yùn)營(yíng)商管理維護(hù)數(shù)據(jù)接口。本文最后加上光模塊和光纖對(duì)所設(shè)計(jì)CPRI接口進(jìn)行板上測(cè)試,從ChipScope抓取的信號(hào)波形圖可清晰的知道實(shí)現(xiàn)了數(shù)據(jù)的正確傳輸。
【關(guān)鍵詞】：分布式基站 CPRI FPGA SerDes 8b/10b
【學(xué)位授予單位】：貴州大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN929.5
【目錄】：

• 摘要4-5
• Abstract5-7
• 第一章 緒論7-10
• 1.1 課題研究背景7-8
• 1.2 本課題研究?jī)?nèi)容與工作8-10
• 第二章 CPRI接口規(guī)范10-23
• 2.1 CPRI協(xié)議概述與組網(wǎng)方式10-13
• 2.2 CPRI幀格式13-17
• 2.2.1 基本幀結(jié)構(gòu)14-16
• 2.2.2 超幀及 10ms幀結(jié)構(gòu)16-17
• 2.3 子信道17-20
• 2.4 CPRI協(xié)議啟動(dòng)20-22
• 2.5 小結(jié)22-23
• 第三章 FPGA設(shè)計(jì)流程23-32
• 3.1 FPGA介紹23-27
• 3.2 HDL（Hardware Description Language，硬件描述語(yǔ)言）27-28
• 3.3 FPGA設(shè)計(jì)流程28-31
• 3.4 小結(jié)31-32
• 第四章 CPRI接口設(shè)計(jì)與實(shí)現(xiàn)32-62
• 4.1 CPRI系統(tǒng)組成32-33
• 4.2 CPRI接口設(shè)計(jì)33-50
• 4.2.1 高速IO接.的實(shí)現(xiàn)33-35
• 4.2.2 緩沖寄存器（FIFO）設(shè)計(jì)35-37
• 4.2.3 8b/10b編碼器研究與實(shí)現(xiàn)37-44
• 4.2.4 8b/10b解碼器研究與實(shí)現(xiàn)44-48
• 4.2.5 8B/10B編解碼模塊聯(lián)合仿真48-49
• 4.2.6 高速IO接口仿真49-50
• 4.3 數(shù)據(jù)鏈路層設(shè)計(jì)與實(shí)現(xiàn)50-61
• 4.3.1 超幀同步、告警模塊50-54
• 4.3.2 成幀模塊54-57
• 4.3.3 解幀模塊57-58
• 4.3.4 線速率協(xié)商模塊58-61
• 4.4 小結(jié)61-62
• 第五章 系統(tǒng)仿真與驗(yàn)證62-67
• 5.1 系統(tǒng)仿真62-63
• 5.2 CPRI系統(tǒng)板上測(cè)試驗(yàn)證63-66
• 5.2.1 測(cè)試方案63-64
• 5.2.2 測(cè)試硬件64-65
• 5.2.3 軟件準(zhǔn)備和測(cè)試65-66
• 5.3 小結(jié)66-67
• 第六章 結(jié)論67-68
• 致謝68-69
• 主要參考文獻(xiàn)69-72
• 附錄72-73

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前2條

1 陳長(zhǎng)林;邱兆坤;;RocketIO及其在高速數(shù)據(jù)傳輸中的應(yīng)用[J];單片機(jī)與嵌入式系統(tǒng)應(yīng)用;2010年11期

2 Van Macomb;Ron Warner;;用成本優(yōu)化的FPGA支持基于CPRI的分布式結(jié)構(gòu)[J];電子設(shè)計(jì)應(yīng)用;2008年05期

中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前1條

1 張小波;10Gbps以太網(wǎng)CPRI分組傳輸關(guān)鍵技術(shù)研究[D];電子科技大學(xué);2013年

，

本文編號(hào)：607619