本文以彈載雷達(dá)數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)與開發(fā)為主要研究內(nèi)容,根據(jù)信號(hào)處理器的設(shè)計(jì)思路與開發(fā)流程,分別對(duì)數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)及FPGA開發(fā)、彈載雷達(dá)綜合測試系統(tǒng)介紹及回波仿真以及利用彈載雷達(dá)綜合測試系統(tǒng)完成信號(hào)處理器的測試驗(yàn)證進(jìn)行了詳細(xì)介紹。首先,詳細(xì)介紹了數(shù)字信號(hào)處理系統(tǒng)的硬件設(shè)計(jì)及FPGA開發(fā)。該信號(hào)處理器硬件平臺(tái)以“小型化、低功耗、高可靠性、標(biāo)準(zhǔn)化”為主要設(shè)計(jì)方向,平臺(tái)設(shè)計(jì)方案選用業(yè)界主流的FPGA+DSP架構(gòu),其中FPGA芯片選用XILINX公司的Virtex-6系列芯片,DSP芯片選用TI公司的TMS320C6678芯片。本文硬件開發(fā)工作主要圍繞FPGA展開,FPGA作為主控芯片,主要控制完成AD采樣,對(duì)采樣結(jié)果進(jìn)行數(shù)據(jù)預(yù)處理,主要包括數(shù)字下變頻和脈沖壓縮,以及將預(yù)處理后的結(jié)果通過高速串行通信接口SRIO乒乓傳輸給兩片DSP芯片進(jìn)行后續(xù)成像處理。其次,詳細(xì)介紹了彈載雷達(dá)綜合測試系統(tǒng)以及基于該系統(tǒng)的回波仿真。一般情況下,信號(hào)處理器的實(shí)際性能往往需要外場實(shí)驗(yàn)驗(yàn)證,這種方法費(fèi)時(shí)費(fèi)力,而且容易受到天氣等外在條件的影響,此外全實(shí)物的導(dǎo)引頭系統(tǒng)外設(shè)較多,造價(jià)較高,用于信號(hào)處理算法的測試驗(yàn)證會(huì)帶來...

【文章頁數(shù)】：87 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖2.4ADC內(nèi)部結(jié)構(gòu)框圖

圖2.4ADC內(nèi)部結(jié)構(gòu)框圖下圖2.5為模數(shù)轉(zhuǎn)換模塊的完整示意圖，模擬信號(hào)由SSMB接口輸入，經(jīng)D8370放大器完成單端轉(zhuǎn)差分以及放大，然后由ADS5463完成模數(shù)轉(zhuǎn)換，將模號(hào)轉(zhuǎn)換為12bit的差分信號(hào)，最后在AD芯片的輸出時(shí)鐘作用下發(fā)送給FPGA芯片

圖3.5FIR濾波器核配置頁面

圖3.5FIR濾波器核配置頁面3.4脈沖壓縮算法

圖3.8FFT核配置頁面

26圖3.8FFT核配置頁面

圖3.11SRIOIP核的設(shè)置界面

圖3.11SRIOIP核的設(shè)置界面的界面設(shè)置選項(xiàng)中，包括鏈路位寬、傳輸速率、參考時(shí)鐘中單lane工作速率我們選用3.125Gbps，位寬設(shè)置為4laz，ID號(hào)設(shè)置為8位，其余選項(xiàng)可以根據(jù)設(shè)計(jì)需要自行設(shè)置

本文編號(hào)：4042702