在近地衛(wèi)星通信中,LDPC碼以其高碼率,高編碼增益,低誤碼平層的優(yōu)越性能受到了廣泛關(guān)注。而如何利用有限的硬件資源提高LDPC編譯碼器的吞吐率一直是LDPC碼應(yīng)用于實(shí)際系統(tǒng)中必須解決的問題。本文設(shè)計(jì)并實(shí)現(xiàn)一個(gè)CCSDS推薦的近地軌道應(yīng)用LDPC碼型的編譯碼系統(tǒng)的FPGA實(shí)現(xiàn)。該編譯碼系統(tǒng)能在Eb/N0為5dB的AWGN信道下,工作在誤碼平層區(qū),且吞吐率大于300Mbps。本文首先系統(tǒng)地研究了LDPC編譯碼算法,并針對(duì)誤碼率性能和計(jì)算復(fù)雜度兩個(gè)方面對(duì)他們進(jìn)行了比較。根據(jù)系統(tǒng)設(shè)計(jì)要求:高吞吐率、大信噪比下工作,選擇結(jié)構(gòu)化編碼方法和MSA譯碼方法完成CCSDS標(biāo)準(zhǔn)下(8176,7154)LDPC碼的硬件實(shí)現(xiàn)。然后根據(jù)實(shí)際工程情況,針對(duì)高速時(shí)鐘工作的FPGA會(huì)存在內(nèi)存讀寫差錯(cuò)的情況,提出了一種有內(nèi)存讀寫錯(cuò)誤MSA模型。驗(yàn)證了該模型滿足對(duì)稱性條件,并利用密度進(jìn)化算法對(duì)該模型進(jìn)行了分析。分析結(jié)果表明內(nèi)存讀寫錯(cuò)誤會(huì)使MSA算法噪聲功率門限降低;收斂所需迭代次數(shù)增加,誤碼平層上升且不低于內(nèi)存讀寫錯(cuò)誤率。并且根據(jù)新模型確定了譯碼器參數(shù),驗(yàn)證了采用該參數(shù)時(shí),譯碼器在有內(nèi)存讀寫差錯(cuò)時(shí)能正常工作,且工作性能符合設(shè)...

【文章頁數(shù)】：69 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第1章 緒論
    1.1 課題來源、背景及意義
    1.2 國內(nèi)外研究現(xiàn)狀及分析
        1.2.1 LDPC碼的發(fā)展與現(xiàn)狀
        1.2.2 LDPC編譯碼器的研究現(xiàn)狀
        1.2.3 國內(nèi)研究現(xiàn)狀
    1.3 本文的主要研究內(nèi)容及結(jié)構(gòu)安排
第2章 LDPC碼相關(guān)理論
    2.1 LDPC碼的定義及表示
    2.2 系統(tǒng)QC-LDPC碼的編碼方法
        2.2.1 結(jié)構(gòu)性編碼方法
        2.2.2 RU編碼算法
    2.3 LDPC碼的譯碼
        2.3.1 消息傳遞算法
        2.3.2 BP譯碼算法
        2.3.3 SPA算法
        2.3.4 最小和譯碼算法
    2.4 AWGN信道仿真原理
    2.5 編譯碼方案選擇
        2.5.1 LDPC編碼方案選擇
        2.5.2 譯碼方案選擇
    2.6 本章小結(jié)
第3章 譯碼器的方案選擇、參數(shù)確定與性能分析
    3.1 密度進(jìn)化理論
    3.2 內(nèi)存讀寫錯(cuò)誤對(duì)MSA譯碼器的影響
        3.2.1 有讀寫差錯(cuò)的MSA模型
        3.2.2 線性量化與量程
        3.2.3 量程與量化位寬對(duì)收斂門限的影響
        3.2.4 內(nèi)存讀寫錯(cuò)誤對(duì)誤碼平層的影響
        3.2.5 內(nèi)存讀寫錯(cuò)誤對(duì)收斂速度的影響
    3.3 譯碼器參數(shù)選擇
    3.4 本章小結(jié)
第4章 LDPC碼編譯碼的FPGA實(shí)現(xiàn)
    4.1 LDPC編碼器硬件設(shè)計(jì)與實(shí)現(xiàn)
        4.1.1 編碼器原理
        4.1.2 LDPC碼編碼器總體方案
        4.1.3 循環(huán)移位寄存器
        4.1.4 中間變量寄存器更新模塊
        4.1.5 編碼控制模塊
        4.1.6 性能仿真與綜合報(bào)告
    4.2 LDPC碼譯碼器的FPGA實(shí)現(xiàn)
        4.2.1 LDPC譯碼器原理
        4.2.2 LDPC譯碼器總體方案
        4.2.3 存儲(chǔ)模塊與并行度設(shè)計(jì)
        4.2.4 校驗(yàn)節(jié)點(diǎn)更新模塊
        4.2.5 變量節(jié)點(diǎn)更新模塊
        4.2.6 高并行度與規(guī)避地址沖突
        4.2.7 硬判決校驗(yàn)?zāi)K
        4.2.8 控制模塊
        4.2.9 性能仿真與綜合報(bào)告
    4.3 AWGN信道仿真器的FPGA實(shí)現(xiàn)
        4.3.1 AWGN信道仿真器實(shí)現(xiàn)方案
        4.3.2 AWGN信道仿真器仿真結(jié)果與性能分析
    4.4 整體仿真
    4.5 本章小結(jié)
結(jié)論
附錄
攻讀碩士學(xué)位期間發(fā)表的學(xué)術(shù)論文
參考文獻(xiàn)
致謝



本文編號(hào)：4024176