本文關(guān)鍵詞：納米工藝下CMOS集成電路抗輻射加固鎖存器設(shè)計，由筆耕文化傳播整理發(fā)布。

【摘要】：集成電路進入到納米級工藝后,芯片的可靠性問題已經(jīng)成為電路設(shè)計者最為關(guān)心的問題之一。隨著半導(dǎo)體技術(shù)的發(fā)展,晶體管特征尺寸的不斷縮小,供電電壓的不斷降低,導(dǎo)致電路的節(jié)點電容不斷減小,從而使電路節(jié)點的邏輯狀態(tài)發(fā)生翻轉(zhuǎn)所需要的臨界電荷(Critical charge)也隨之降低,電路越發(fā)容易受到封裝材料中摻雜的釷和鈾發(fā)生放射性衰減產(chǎn)生的α粒子以及宇宙射線中的中子引起的單粒子效應(yīng)的影響。隨著芯片集成度的提高,由輻射效應(yīng)引起的單粒子效應(yīng)在集成電路中已經(jīng)越來越明顯,嚴重影響了集成電路的可靠性。針對上述問題,本文深入了研究了一些集成電路抗單粒子效應(yīng)加固設(shè)計方法,主要工作如下：1、介紹了輻射環(huán)境的相關(guān)知識和輻射效應(yīng)分類,以及國內(nèi)外關(guān)于集成電路抗輻射的研究現(xiàn)狀。詳細的討論了輻射三大效應(yīng)之一的單粒子效應(yīng),并闡明了單粒子效應(yīng)的機理、分類及其電路故障模型。在電路級重點分析了單粒子效應(yīng)中單粒子翻轉(zhuǎn)和單粒子瞬態(tài)導(dǎo)致集成電路發(fā)生軟錯誤的原理。2、針對存儲單元中的鎖存器容易受到單粒子翻轉(zhuǎn)的影響,導(dǎo)致電路發(fā)生軟錯誤的現(xiàn)象,總結(jié)了國內(nèi)外學(xué)者提出的抗單粒子翻轉(zhuǎn)加固鎖存器設(shè)計方案。并分析了各種加固方案的設(shè)計原理,比較了其優(yōu)缺點。為了克服現(xiàn)有方案的不足,本文提出了一種新型的采用了門控時鐘技術(shù)的抗單粒子翻轉(zhuǎn)加固鎖存器結(jié)構(gòu)。在45nmCMOS工藝下的仿真結(jié)果表明,提出的方案不但具有較低的性能開銷,而且具有快速的軟錯誤自恢復(fù)能力。3、隨著半導(dǎo)體工藝的不斷縮放和供電電壓的降低,來自上游組合邏輯傳來的單粒子瞬態(tài)對電路軟錯誤率的影響越來越顯著。為了提高電路的可靠性,本文采用脈沖過濾技術(shù)和冗余采樣技術(shù),提出了一種能同時具有抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)能力的加固鎖存器結(jié)構(gòu)。在45nm CMOS工藝下的HSPICE仿真結(jié)果表明：提出的加固鎖存器工作在透明模式時,能有效的屏蔽組合邏輯傳來的故障脈沖；工作在鎖存模式時,其任意一個內(nèi)部節(jié)點或輸出節(jié)點發(fā)生單粒子翻轉(zhuǎn)后具有快速自恢復(fù)能力。同其他抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的加固方案相比,提出的方案不僅具有很好的魯棒性,而且受到溫度和工藝偏差的影響較小,具有較好的穩(wěn)定性。
【關(guān)鍵詞】：軟錯誤 單粒子瞬態(tài) 單粒子翻轉(zhuǎn) 鎖存器 門控時鐘
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN911.8;TN432
【目錄】：

• 致謝7-8
• 摘要8-9
• ABSTRACT9-15
• 第一章 緒論15-22
• 1.1 課題研究背景及意義15-18
• 1.2 國內(nèi)外研究現(xiàn)狀18-20
• 1.3 研究內(nèi)容和創(chuàng)新點20-21
• 1.4 論文組織結(jié)構(gòu)21-22
• 第二章 單粒子效應(yīng)的基本理論22-32
• 2.1 輻射環(huán)境22-25
• 2.1.1 銀河宇宙射線22-23
• 2.1.2 太陽宇宙射線23
• 2.1.3 地球俘獲帶23-25
• 2.1.4 大氣輻射環(huán)境25
• 2.1.5 其他輻射環(huán)境25
• 2.2 輻射效應(yīng)對集成電路的影響25-26
• 2.3 單粒子效應(yīng)26-32
• 2.3.1 單粒子效應(yīng)機理26-27
• 2.3.2 單粒子效應(yīng)分類27-28
• 2.3.3 單粒子效應(yīng)電路級建模28-29
• 2.3.4 SEU和SET對電路的影響29-32
• 第三章 抗SEU加固鎖存器設(shè)計32-45
• 3.1 RHBD技術(shù)32
• 3.2 標準靜態(tài)鎖存器工作原理32-33
• 3.3 現(xiàn)有抗SEU鎖存器加固方案33-38
• 3.3.1 TMR加固方案33-34
• 3.3.2 DICE加固方案34-35
• 3.3.3 基于C單元的雙模冗余加固方案35-36
• 3.3.4 基于檢錯糾錯電路的加固方案36-37
• 3.3.5 基于C單元的冗余反饋回路加固方案37-38
• 3.4 提出的抗SEU鎖存器加固方案38-44
• 3.4.1 電路結(jié)構(gòu)和容錯原理38-39
• 3.4.2 仿真驗證39-40
• 3.4.3 適用范圍40-42
• 3.4.4 開銷比較42-44
• 3.5 本章小結(jié)44-45
• 第四章 抗SEU/SET加固鎖存器設(shè)計45-57
• 4.1 抗SEU/SET鎖存器加固方案45-48
• 4.1.1 基于時空三模冗余技術(shù)的加固方案45-46
• 4.1.2 基于C單元的時域采樣技術(shù)的加固方案46-47
• 4.1.3 基于施密特觸發(fā)器的脈沖過濾技術(shù)的加固方案47-48
• 4.2 提出的SC單元結(jié)構(gòu)48-49
• 4.3 提出的抗SET/SEU鎖存器加固方案49-56
• 4.3.1 電路結(jié)構(gòu)和容錯原理49-51
• 4.3.2 仿真驗證51-52
• 4.3.3 開銷比較52-54
• 4.3.4 工藝偏差的影響54-56
• 4.4 本章小結(jié)56-57
• 第五章 總結(jié)與展望57-59
• 5.1 全文總結(jié)57-58
• 5.2 工作展望58-59
• 參考文獻59-64
• 攻讀碩士學(xué)位期間的學(xué)術(shù)活動及成果情況64

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