本文關(guān)鍵詞：高速SerDes發(fā)送器的設(shè)計與實現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著通信技術(shù)的快速發(fā)展,數(shù)據(jù)傳輸速率變得越來越快。數(shù)據(jù)傳輸速率成為制約通信系統(tǒng)性能的瓶頸,因此如何提高數(shù)據(jù)傳輸速率吸引越來越多的學(xué)者研究。同時,模擬集成電路工藝一直保持著更新與發(fā)展,晶體管速度越來越快,這也使得高速數(shù)據(jù)傳輸接口芯片設(shè)計稱為可能。在高速數(shù)據(jù)傳輸領(lǐng)域,串行數(shù)據(jù)傳輸逐漸取代并行傳輸成為主流傳輸模式。這是因為串行數(shù)據(jù)傳輸有著并行傳輸不具備的很多優(yōu)勢。首先,串行傳輸可以傳輸更遠(yuǎn)的距離。并行傳輸由于信道之間的串?dāng)_影響,而且隨著距離的增加,這種影響會越來越嚴(yán)重,所以并行傳輸不適合遠(yuǎn)距離傳輸。其次,串行傳輸支持更高的傳輸速率。因為并行傳輸屬于同步傳輸,它需要同步傳輸時鐘,而時鐘在傳輸中的損耗使得并行傳輸不可能支持很高的傳輸速率。串行傳輸還有個優(yōu)勢就是它能減少端口數(shù)量,這大大降低了接口芯片設(shè)計的復(fù)雜度和芯片面積�；谝陨洗袀鬏�?shù)膬?yōu)點(diǎn),越來越多的傳輸協(xié)議采用串行傳輸,諸如:SATA、PCI-E、SONET等。大多數(shù)的串行傳輸需要完成數(shù)據(jù)的并/串轉(zhuǎn)換,SerDes接口由此誕生。IEEE1394通信網(wǎng)絡(luò),也稱之為火線,是基于高速串行通信總線并且能和現(xiàn)代并行總線提供相同的服務(wù)。本論文主要研究一款多速率發(fā)送器設(shè)計,它支持四種速率模式,分別是125Mbps,250 Mbps,500 Mbps,1 Gbps。它的輸出滿足IEEE1394B的協(xié)議要求。為了減少由于信道低通效應(yīng)的影響而造成的碼間干擾,本次設(shè)計的發(fā)送器采用了預(yù)加重技術(shù)。這款發(fā)送器使用的是帶共模反饋(CMFB)的低壓差分信號(LVDS)驅(qū)動器。在最快的1Gbps速率模式下,眼圖的張開能達(dá)到450mV,而抖動只有38ps。本次設(shè)計的芯片采用0.13?m的工藝,發(fā)送器模塊在芯片中所占的面積為0.67*0.2mm2。在1Gbps的速率模式下,發(fā)送器功耗為93.5mW。
【關(guān)鍵詞】：串行傳輸 SerDes接口 低壓差分信號 預(yù)加重
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN919.3
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 緒論10-13
• 1.1 研究意義10
• 1.2 研究現(xiàn)狀及發(fā)展態(tài)勢10-12
• 1.3 論文的主要工作和結(jié)構(gòu)安排12-13
• 第二章 SerDes發(fā)送器相關(guān)基礎(chǔ)理論分析13-20
• 2.1 信號完整性分析13-15
• 2.1.1 單一網(wǎng)絡(luò)的信號質(zhì)量13
• 2.1.2 串?dāng)_13-14
• 2.1.3 軌道塌陷噪聲14-15
• 2.1.4 電磁干擾（EMI）15
• 2.2 傳輸線理論15-19
• 2.2.1 傳輸線基本特征15-16
• 2.2.2 傳輸線模型16-17
• 2.2.3 傳輸線特征阻抗17-18
• 2.2.4 信號的傳輸過程18-19
• 2.2.5 碼間干擾19
• 2.2.6 差分信號19
• 2.3 本章小結(jié)19-20
• 第三章 SerDes發(fā)送器關(guān)鍵模塊分析與電路設(shè)計20-39
• 3.1 SerDes發(fā)送器整體結(jié)構(gòu)20
• 3.2 并/串轉(zhuǎn)換電路分析與電路設(shè)計20-26
• 3.2.1 5:1MUX設(shè)計22-23
• 3.2.2 CML鎖存器設(shè)計23-24
• 3.2.3 2:1MUX設(shè)計24-26
• 3.3 時鐘樹設(shè)計26-29
• 3.3.1 CML緩沖器27-29
• 3.3.2 CML D觸發(fā)器設(shè)計29
• 3.4 高精度電流鏡結(jié)構(gòu)分析29-33
• 3.4.1 電流鏡基本原理29-30
• 3.4.2 Magic Battery電流鏡30-33
• 3.5 帶共模反饋的LVDS驅(qū)動電路分析與設(shè)計33-37
• 3.5.1 LVDS驅(qū)動電路設(shè)計33-36
• 3.5.2 共模穩(wěn)定電路設(shè)計36-37
• 3.6 預(yù)加重電路設(shè)計37-38
• 3.7 本章小結(jié)38-39
• 第四章 SerDes發(fā)送器仿真及SerDes數(shù)�；旆�39-50
• 4.1 SerDes發(fā)送器關(guān)鍵模塊電路仿真39-45
• 4.1.1 并/串轉(zhuǎn)換電路仿真39-40
• 4.1.2 時鐘樹電路仿真40-42
• 4.1.3 帶共模反饋的LVDS驅(qū)動器仿真42-45
• 4.2 SerDes電路數(shù)字模擬混合仿真驗證45-49
• 4.2.1 SerDes整體仿真驗證45-48
• 4.2.2 CDR頻偏仿真48-49
• 4.3 本章小結(jié)49-50
• 第五章 版圖設(shè)計與芯片測試50-60
• 5.1 版圖設(shè)計50-52
• 5.1.1 匹配50
• 5.1.2 寄生效應(yīng)50
• 5.1.3 天線效應(yīng)50-51
• 5.1.4 閂鎖效應(yīng)（Latch- up）51-52
• 5.2 芯片版圖52-54
• 5.2.1 并/串轉(zhuǎn)換模塊版圖52
• 5.2.2 時鐘樹版圖52-53
• 5.2.3 帶共模反饋的驅(qū)動電路版圖53-54
• 5.2.4 SerDes發(fā)送器整體版圖54
• 5.3 芯片測試54-59
• 5.3.1 測試方式55
• 5.3.2 測試結(jié)果55-59
• 5.4 本章小結(jié)59-60
• 第六章 總結(jié)與展望60-61
• 6.1 工作總結(jié)60
• 6.2 展望60-61
• 致謝61-62
• 參考文獻(xiàn)62-65
• 攻讀碩士學(xué)位期間取得的成果65-66

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本文編號：368770