本文關(guān)鍵詞：車載自組織網(wǎng)時(shí)間同步硬件實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：車載自組織網(wǎng)(VANET)是一種特殊的自組織(Ad hoc)網(wǎng)絡(luò),是智能交通系統(tǒng)(ITS)的重要組成部分,主要應(yīng)用于車輛之間或車輛與固定設(shè)施之間的通信。車載自組織網(wǎng)的主要目的是減少交通事故,提高交通效率。車載自組織網(wǎng)中節(jié)點(diǎn)通過單跳或者多跳的方式進(jìn)行數(shù)據(jù)傳輸,其網(wǎng)絡(luò)具有拓?fù)浣Y(jié)構(gòu)變化快、無(wú)線信道不穩(wěn)定、網(wǎng)絡(luò)容量有限等特點(diǎn)。因此,快速、穩(wěn)定的同步捕獲算法是保障車載自組織網(wǎng)中通信的關(guān)鍵。論文主要工作是設(shè)計(jì)車載自組織網(wǎng)的發(fā)射機(jī)基帶硬件平臺(tái)和基于硬件平臺(tái)的同步捕獲算法。首先,根據(jù)車載自組織網(wǎng)的特點(diǎn),提出了基于自適應(yīng)門限和雙門限檢測(cè)的同步捕獲算法,并對(duì)自適應(yīng)門限和雙門限檢測(cè)的性能進(jìn)行了理論分析。論文還介紹了FPGA邏輯設(shè)計(jì)中一種重要的思想—有限狀態(tài)機(jī)。其次,給出了車載自組織網(wǎng)收發(fā)機(jī)的基帶硬件平臺(tái)的總體設(shè)計(jì)方案,詳細(xì)探討了各個(gè)模塊的實(shí)現(xiàn)可行性。接著描述了發(fā)射機(jī)的基帶硬件設(shè)計(jì)和實(shí)現(xiàn),主要包括FPGA、 DDR2 SDRAM、高速數(shù)模轉(zhuǎn)換DAC等關(guān)鍵模塊。再次,進(jìn)一步闡述了同步捕獲算法的硬件設(shè)計(jì)與實(shí)現(xiàn)。首先根據(jù)接收機(jī)基帶的結(jié)構(gòu)特點(diǎn)和FPGA內(nèi)部資源分布,將同步捕獲算法細(xì)分為多個(gè)模塊,即升余弦濾波器、自適應(yīng)門限、雙門限檢測(cè)模塊等。接著對(duì)各個(gè)模塊的實(shí)現(xiàn)做了詳細(xì)的介紹。同時(shí)對(duì)定點(diǎn)數(shù)運(yùn)算和系統(tǒng)時(shí)序設(shè)計(jì)做了簡(jiǎn)要說(shuō)明。最后,對(duì)發(fā)射機(jī)基帶板卡進(jìn)行了測(cè)試,同時(shí)對(duì)同步捕獲算法進(jìn)行了實(shí)時(shí)的在線仿真,并對(duì)測(cè)試結(jié)果進(jìn)行了分析。
【關(guān)鍵詞】：車載自組織網(wǎng)(VANET) 同步捕獲 發(fā)射機(jī)基帶 現(xiàn)場(chǎng)可編程門列陣(FPGA) 自適應(yīng)門限 雙門限檢測(cè)
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN929.5
【目錄】：

• 摘要4-5
• Abstract5-12
• 英文縮略語(yǔ)12-13
• 第一章 緒論13-17
• 1.1 課題背景13-14
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀14-15
• 1.3 FPGA在數(shù)字通信中的應(yīng)用15
• 1.4 論文內(nèi)容和結(jié)構(gòu)15-17
• 第二章 VANET同步捕獲的關(guān)鍵技術(shù)17-27
• 2.1 車載自組網(wǎng)建模17
• 2.2 判決檢測(cè)算法17-21
• 2.2.1 自適應(yīng)門限18-19
• 2.2.2 雙門限檢測(cè)19-21
• 2.3 匹配濾波器概述21-24
• 2.3.1 匹配濾波器原理21-22
• 2.3.2 匹配濾波器應(yīng)用22-24
• 2.4 FPGA邏輯設(shè)計(jì)概述24-26
• 2.4.1 FPGA邏輯設(shè)計(jì)開發(fā)流程24-26
• 2.4.2 有限狀態(tài)機(jī)26
• 2.5 本章小結(jié)26-27
• 第三章 發(fā)射機(jī)基帶硬件設(shè)計(jì)27-49
• 3.1 基帶系統(tǒng)總體設(shè)計(jì)27-28
• 3.2 FPGA設(shè)計(jì)28-35
• 3.2.1 FPGA內(nèi)部資源28-30
• 3.2.2 FPGA配置電路30-32
• 3.2.3 FPGA電路設(shè)計(jì)32-35
• 3.3 存儲(chǔ)器DDR2設(shè)計(jì)35-38
• 3.3.1 DDR2技術(shù)特征35
• 3.3.2 DDR2工作時(shí)序35-36
• 3.3.3 DDR2電路設(shè)計(jì)36-38
• 3.4 高速數(shù)模轉(zhuǎn)換模塊38-43
• 3.4.1 DAC結(jié)構(gòu)特點(diǎn)38-40
• 3.4.2 DAC3164內(nèi)部FIFO40-42
• 3.4.3 DAC3164電路設(shè)計(jì)42-43
• 3.5 系統(tǒng)信號(hào)完整性分析43-46
• 3.5.1 傳輸線特性44-45
• 3.5.2 信號(hào)反射45
• 3.5.3 串?dāng)_45-46
• 3.6 PCB板圖設(shè)計(jì)46-48
• 3.6.1 疊層設(shè)計(jì)46-47
• 3.6.2 布局布線47-48
• 3.7 本章小結(jié)48-49
• 第四章 同步捕獲算法邏輯實(shí)現(xiàn)49-69
• 4.1 算法總體實(shí)現(xiàn)方案49-51
• 4.1.1 接收機(jī)基帶結(jié)構(gòu)49-50
• 4.1.2 算法概述50-51
• 4.2 根升余弦濾波器設(shè)計(jì)51-56
• 4.2.1 matlab設(shè)計(jì)51-54
• 4.2.2 FPGA實(shí)現(xiàn)FIR濾波器54-56
• 4.3 檢測(cè)算法的邏輯實(shí)現(xiàn)56-60
• 4.3.1 自適應(yīng)門限56-57
• 4.3.2 雙門限檢測(cè)57-59
• 4.3.3 資源分析59-60
• 4.4 定點(diǎn)數(shù)60-62
• 4.4.1 定點(diǎn)數(shù)表示60
• 4.4.2 定點(diǎn)數(shù)算術(shù)運(yùn)算60-61
• 4.4.3 量化誤差分析61-62
• 4.5 數(shù)據(jù)緩存模塊62-65
• 4.5.1 雙端口RAM62-63
• 4.5.2 FIFO63-65
• 4.6 系統(tǒng)時(shí)序設(shè)計(jì)65-68
• 4.6.1 時(shí)鐘產(chǎn)生模塊DCM/PLL65-66
• 4.6.2 時(shí)序約束66-68
• 4.7 本章小結(jié)68-69
• 第五章 仿真與測(cè)試69-75
• 5.1 測(cè)試環(huán)境69-70
• 5.1.1 測(cè)試儀器69-70
• 5.1.2 邏輯分析工具Chipscope70
• 5.2 發(fā)射機(jī)基帶硬件電路測(cè)試70-72
• 5.3 同步捕獲算法在線仿真測(cè)試72-74
• 5.4 本章小結(jié)74-75
• 第六章 總結(jié)與展望75-77
• 6.1 論文總結(jié)75
• 6.2 工作展望75-77
• 致謝77-79
• 參考文獻(xiàn)79-81

【相似文獻(xiàn)】

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