隨著科技的進(jìn)步,人類生活水平的提高,人們對(duì)音頻播放的質(zhì)量也提出了更高的要求。數(shù)字音頻處理技術(shù)以其更高的保真度(采樣精度高和采樣頻率高)、處理過程中不易混入噪聲(不受溫度和電壓等因素的影響)、實(shí)現(xiàn)方式簡(jiǎn)單多樣等優(yōu)點(diǎn)已經(jīng)逐步取代了傳統(tǒng)的模擬音頻處理方式。目前,高性能數(shù)字音頻處理器已經(jīng)被廣泛的應(yīng)用于筆記本、汽車音響、手機(jī)、家庭影院等設(shè)備中。因此設(shè)計(jì)一款高性能、多功能、高保真的數(shù)字音頻處理專用芯片具有十分重要的現(xiàn)實(shí)意義。本論文來源于西安電子科技大學(xué)電路CAD所科研項(xiàng)目“高速電子電路電磁制造技術(shù)研究/數(shù)字音頻功放與智能型光電傳感集成電路關(guān)鍵技術(shù)”,深入研究了音效處理的算法,結(jié)合目前主流數(shù)字音頻處理的系統(tǒng)結(jié)構(gòu),設(shè)計(jì)并實(shí)現(xiàn)了一款可編程的高性能數(shù)字音頻處理器。本論文的主要研究?jī)?nèi)容和成果如下:1.在音效處理過程中,采用了多采樣率變化技術(shù)以支持更高的采樣頻率,系統(tǒng)最高可支持192KHz的采樣頻率,為了突破主時(shí)鐘頻率的限制,改進(jìn)了插值和抽取濾波器的實(shí)現(xiàn)結(jié)構(gòu),不僅節(jié)省了時(shí)鐘資源,而且將存儲(chǔ)資源降低至傳統(tǒng)的一半。2.針對(duì)傳統(tǒng)3D音效處理過程計(jì)算量大、存儲(chǔ)量大等缺點(diǎn),提出了一種新的3D音效算法。該算法具備結(jié)構(gòu)簡(jiǎn)單...

【文章來源】： 西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：114 頁

【文章目錄】：
摘要
ABSTRACT
符號(hào)對(duì)照表
縮略語對(duì)照表
第一章 緒論
    1.1 論文的研究背景及意義
    1.2 音頻處理器的國(guó)內(nèi)外研究現(xiàn)狀和發(fā)展趨勢(shì)
    1.3 數(shù)字音頻的相關(guān)概念
    1.4 論文研究?jī)?nèi)容及章節(jié)安排
第二章 數(shù)字音頻處理系統(tǒng)架構(gòu)設(shè)計(jì)
    2.1 系統(tǒng)的整體架構(gòu)設(shè)計(jì)
    2.2 DAP處理架構(gòu)設(shè)計(jì)
        2.2.1 DAP處理架構(gòu)
        2.2.2 DAP處理的數(shù)據(jù)格式
    2.3 系統(tǒng)接口設(shè)計(jì)
        2.3.1 控制接口設(shè)計(jì)
        2.3.2 音頻輸入接口設(shè)計(jì)
    2.4 小結(jié)
第三章 數(shù)字音頻處理算法的設(shè)計(jì)
    3.1 SRC模塊算法設(shè)計(jì)
        3.1.1 整數(shù)L倍上采樣
        3.1.2 整數(shù)M倍下采樣
        3.1.3 SRC濾波器設(shè)計(jì)
    3.2 3D音效算法設(shè)計(jì)
    3.3 EQ模塊算法設(shè)計(jì)
        3.3.1 均衡濾波器的設(shè)計(jì)
        3.3.2 EQ模塊濾波器參數(shù)
    3.4 3band AGL和全頻段AGL算法設(shè)計(jì)
        3.4.1 動(dòng)態(tài)范圍控制
        3.4.2 3band AGL和全頻段AGL
    3.5 3階Mash結(jié)構(gòu)的Σ-Δ調(diào)制器設(shè)計(jì)
    3.6 小結(jié)
第四章 系統(tǒng)硬件實(shí)現(xiàn)及FPGA驗(yàn)證
    4.1 SRC模塊的硬件實(shí)現(xiàn)
        4.1.1 下采樣模塊的實(shí)現(xiàn)
        4.1.2 上采樣模塊的實(shí)現(xiàn)
    4.2 3D模塊的硬件實(shí)現(xiàn)
    4.3 EQ模塊的硬件實(shí)現(xiàn)
    4.4 3bandAGL和全頻段AGL的硬件實(shí)現(xiàn)
    4.5 DC模塊和DE模塊的實(shí)現(xiàn)
    4.6 DAC模塊實(shí)現(xiàn)
    4.7 系統(tǒng)的FPGA驗(yàn)證
        4.7.1 芯片驗(yàn)證的意義及方法
        4.7.2 FPGA驗(yàn)證過程
        4.7.3 FPGA驗(yàn)證結(jié)果
    4.8 小結(jié)
第五章 系統(tǒng)的后端設(shè)計(jì)及芯片測(cè)試
    5.1 數(shù)字后端設(shè)計(jì)
    5.2 靜態(tài)時(shí)序分析
    5.3 系統(tǒng)的綜合
        5.3.1 系統(tǒng)綜合過程
        5.3.2 綜合結(jié)果分析
    5.4 系統(tǒng)的布局布線
    5.5 芯片測(cè)試
        5.5.1 測(cè)試平臺(tái)設(shè)計(jì)
        5.5.2 測(cè)試結(jié)果分析
    5.6 小結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
參考文獻(xiàn)
致謝
作者簡(jiǎn)介


【參考文獻(xiàn)】：
期刊論文
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本文編號(hào)：3553454