高層次綜合（High Level Synthesis,HLS）是一種使用諸如C/C++等高級(jí)語(yǔ)言來(lái)設(shè)計(jì)和開(kāi)發(fā)硬件（Hardware,HW）的技術(shù)。一種汽車?yán)走_(dá)信號(hào)處理算法的HLS模型已經(jīng)被開(kāi)發(fā)出來(lái)且作為HLS模型和現(xiàn)有的硬件描述語(yǔ)言（Hardware Description Language,HDL）模型之間的對(duì)比。盡管HLS目前相當(dāng)?shù)厥軞g迎,但是用來(lái)評(píng)估HLS的應(yīng)用程序往往很小。使用基于HLS的設(shè)計(jì)方法學(xué)綜合設(shè)計(jì)出了一個(gè)汽車?yán)走_(dá)信號(hào)處理系統(tǒng),該系統(tǒng)具有中到高的復(fù)雜度,把綜合結(jié)果與基于RTL的設(shè)計(jì)進(jìn)行比較。使用了許多技術(shù)使高級(jí)程序模型準(zhǔn)備好進(jìn)行綜合,同時(shí)優(yōu)化速度和Xilinx Vivado HLS計(jì)算機(jī)輔助設(shè)計(jì)（Computer-Aided Design,CAD）工具的資源使用情況。與基于RTL的設(shè)計(jì)相比,該課題實(shí)現(xiàn)了2倍的加速,同時(shí)使得設(shè)計(jì)時(shí)間從大約16周減少到6周。FPGA的資源利用率雖然增加但仍低于FPGA可用總資源的5%。 

【文章來(lái)源】：計(jì)算機(jī)與數(shù)字工程. 2020,48(08)

【文章頁(yè)數(shù)】：6 頁(yè)

【部分圖文】：

雷達(dá)的系統(tǒng)框圖

3）基于快速數(shù)模轉(zhuǎn)換器的市場(chǎng)可用性，具有900ns刷新周期的10位模數(shù)轉(zhuǎn)換器應(yīng)適用于1ms的目標(biāo)掃描持續(xù)時(shí)間。4）基于10位調(diào)制輸出，模數(shù)轉(zhuǎn)換器配置為輸出4.5 V～6.1 V的電壓范圍，從FPGA到模數(shù)轉(zhuǎn)換器的范圍從0～1023。

雷達(dá)接收機(jī)處理算法程序設(shè)計(jì)圖


本文編號(hào)：3414906