針對(duì)實(shí)時(shí)嵌入式應(yīng)用,提出了一種采用Radix-2算法的可重構(gòu)FFT硬件加速器結(jié)構(gòu)。該結(jié)構(gòu)一次可并行處理16點(diǎn)FFT,且可在不改變電路結(jié)構(gòu)的情況下,通過(guò)修改相應(yīng)的配置信息來(lái)實(shí)現(xiàn)16-1 024點(diǎn)FFT。該結(jié)構(gòu)的硬件利用率為100%,整個(gè)設(shè)計(jì)采用Synopsys VCS仿真,在100 MHz工作頻率下,對(duì)于1 024點(diǎn)16位復(fù)數(shù)定點(diǎn)FFT僅需要38.6μs,與Cortex M4的DSP相比速度提升了94%以上。經(jīng)DC綜合結(jié)果表明在SMIC 0.11μm工藝中,該結(jié)構(gòu)的核心面積為0.98 mm²,可用于嵌入式設(shè)備中。 

【文章來(lái)源】：電子設(shè)計(jì)工程. 2020,28(21)

【文章頁(yè)數(shù)】：6 頁(yè)

【部分圖文】：

32點(diǎn)DIT FFT的數(shù)據(jù)流程圖

可以看出一共有5個(gè)階段，每個(gè)階段有16個(gè)蝶形運(yùn)算，每個(gè)蝶形運(yùn)算實(shí)際上是長(zhǎng)度為2的DFT，并且是FFT的基本計(jì)算塊。圖1給出了32點(diǎn)DIT FFT算法中蝶形運(yùn)算的數(shù)據(jù)流程圖。從圖1中可以看到，在前一階段的計(jì)算完成之前，每個(gè)階段都無(wú)法進(jìn)行。因此，在每個(gè)階段中，產(chǎn)生大量中間結(jié)果并且需要存儲(chǔ)。在一個(gè)標(biāo)準(zhǔn)N點(diǎn)FFT實(shí)現(xiàn)中，有l(wèi)og2N個(gè)計(jì)算階段，每個(gè)階段有N次加載和N次存儲(chǔ)操作，如果所有這些數(shù)據(jù)都存儲(chǔ)在存儲(chǔ)器中，這可能會(huì)大大降低FFT算法的性能。為了打破階段之間的數(shù)據(jù)依賴性并降低存儲(chǔ)壓力，嘗試將計(jì)算分成小的獨(dú)立計(jì)算�；诜纸M循環(huán)調(diào)用的概念，調(diào)整FFT數(shù)據(jù)流以獲得分層和細(xì)粒度的FFT處理單元。以32點(diǎn)FFT為例，將其重建為規(guī)則的結(jié)構(gòu)，如圖2所示。FFT的stage0首先被分成兩個(gè)組，有兩個(gè)獨(dú)立的16點(diǎn)FFT變換組。stage1至stage4按照順序被分別作為第三組至第十組，按照從上到下，從左至右的規(guī)則依次計(jì)算。每一級(jí)的組數(shù)是由N/16來(lái)控制的，每一組的計(jì)算都循環(huán)調(diào)用這8個(gè)基2蝶形運(yùn)算單元，一次可并行處理16個(gè)點(diǎn)。這樣可以實(shí)現(xiàn)嵌入式應(yīng)用中面積與性能的平衡。

可循環(huán)調(diào)用架構(gòu)圖


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