本文關(guān)鍵詞：實時陣列信號處理系統(tǒng)的設(shè)計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：近年來隨著數(shù)字化相控陣?yán)走_(dá)、多輸入多輸出結(jié)構(gòu)通信系統(tǒng)等諸多方向上廣泛應(yīng)用了陣列信號處理技術(shù)，陣列信號處理技術(shù)已經(jīng)愈發(fā)成為信號處理領(lǐng)域的重要趨勢。本文針對某型號雷達(dá)系統(tǒng)中對陣列信號采集數(shù)據(jù)采集和實時處理的需求，研究并設(shè)計了種基于FPGA的實時陣列信號處理系統(tǒng)。采用多通道ADC完成目標(biāo)信號的量化，在FPGA完成實時數(shù)字信號處理并通過高速串行總線進(jìn)行數(shù)據(jù)傳輸，建立了套具有高速數(shù)據(jù)實時處理硬件平臺。 本論文的主要研究工作如下： (1)多通道AD采集系統(tǒng)硬件方案設(shè)計：依據(jù)設(shè)計需求并經(jīng)過對多通道ADC、低抖動時鐘分發(fā)芯片、FPGA、高速串行總線等技術(shù)發(fā)展進(jìn)行學(xué)習(xí)和研究，本文完成了包括五片ADI公司內(nèi)部集成4通道的高速ADC芯片AD9653，ADI公司的超低抖動時鐘分發(fā)芯片ADCLK948、Xilinx公司Kintex-7系列FPGA，以及RapidIO、千兆以太網(wǎng)等串行總線接口的硬件實現(xiàn)方案設(shè)計。 (2)多通道AD采集系統(tǒng)硬件詳細(xì)設(shè)計：將該系統(tǒng)劃分為AD數(shù)據(jù)采集模塊、FPGA信號處理模塊、RapidIO和千兆以太網(wǎng)總線接口數(shù)據(jù)傳輸接口模塊，分別針對每個模塊完成了硬件電路和FPGA邏輯設(shè)計。 (3)針對高速數(shù)字系統(tǒng)設(shè)計中面臨的信號和電源完整性問題，研究高速數(shù)字信號設(shè)計的基本原理和工程實踐中的注意事項，針對本系統(tǒng)具體電路設(shè)計進(jìn)行了理論分析并采取合適該系統(tǒng)的解決方案。 (4)完成了硬件電路調(diào)試和功能測試、對ADC進(jìn)行了性能測試、并對FPGA內(nèi)信號處理的結(jié)果進(jìn)行了驗證。 通過對ADC進(jìn)行性能測試，，測試結(jié)果表明,采集系統(tǒng)不僅具有高達(dá)11.5bit的有效位數(shù),而且還具有低至200ps的通道間延時差,性能指標(biāo)完全符合設(shè)計要求,為信號的實時處理奠定了基礎(chǔ),論文成果已在某微波遙感系統(tǒng)當(dāng)中得到了成功應(yīng)用。
【關(guān)鍵詞】：高速數(shù)據(jù)采集 多通道 實時處理 陣列信號
【學(xué)位授予單位】：北京理工大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN911.7
【目錄】：

• 摘要5-6
• Abstract6-7
• 目錄7-9
• 第1章 緒論9-12
• 1.1 課題研究背景9
• 1.2 國內(nèi)外研究現(xiàn)狀9-11
• 1.3 本文章節(jié)安排11-12
• 第2章 陣列信號處理的基本理論12-19
• 2.1 陣列信號處理的特點12-13
• 2.2 陣列信號處理的基本模型13-16
• 2.2.1 傳窄帶信號模型13-15
• 2.2.2 基本天線陣列模型15-16
• 2.3 陣列信號中的波束形成算法16-18
• 2.4 小結(jié)18-19
• 第3章 實時陣列信號處理系統(tǒng)的設(shè)計19-36
• 3.1 系統(tǒng)架構(gòu)設(shè)計19-26
• 3.1.1 數(shù)據(jù)采集方案分析與選擇20-22
• 3.1.2 系統(tǒng)主控芯片分析與選擇22-24
• 3.1.3 輸出接口分析與選擇24-26
• 3.2 關(guān)鍵系統(tǒng)指標(biāo)分析與設(shè)計26-35
• 3.2.1 AD采集27-28
• 3.2.2 系統(tǒng)時鐘28-29
• 3.2.3 核心處理器件29-31
• 3.2.4 數(shù)據(jù)傳輸接口31
• 3.2.5 數(shù)據(jù)緩存31
• 3.2.6 電源和功耗31-35
• 3.3 小結(jié)35-36
• 第4章 實時陣列信號處理系統(tǒng)的工程實現(xiàn)36-54
• 4.1 硬件電路的工程實現(xiàn)36-48
• 4.1.1 ADC采集電路37-43
• 4.1.2 DDR3存儲電路43-45
• 4.1.3 FPGA配置電路45
• 4.1.4 RapidIO接口電路45-47
• 4.1.5 以太網(wǎng)接口電路47-48
• 4.2 FPGA邏輯的工程實現(xiàn)48-53
• 4.2.1 數(shù)字下變頻模塊49-50
• 4.2.2 數(shù)字波束合成模塊50
• 4.2.3 A/D數(shù)據(jù)接口50-51
• 4.2.4 Rapid IO接口51-52
• 4.2.5 以太網(wǎng)接口52-53
• 4.3 小結(jié)53-54
• 第5章 系統(tǒng)調(diào)試及項目成果54-62
• 5.1 AD模塊測試54-58
• 5.2 RapidIO接口測試58-59
• 5.3 DBF算法模塊測試59-61
• 5.4 小結(jié)61-62
• 總結(jié)與展望62-63
• 參考文獻(xiàn)63-66
• 附錄A 機載數(shù)字系統(tǒng)的DSP子系統(tǒng)66-68
• 附錄B L波段機載輻射計68-70
• 攻讀學(xué)位期間發(fā)表論文與研究成果清單70-71
• 致謝71

【參考文獻(xiàn)】

中國博士學(xué)位論文全文數(shù)據(jù)庫 前3條

1 陳陽;水聲陣列信號處理理論及實驗研究[D];哈爾濱工程大學(xué);2010年

2 張宇;MIMO雷達(dá)波形設(shè)計及信號處理相關(guān)技術(shù)研究[D];南京理工大學(xué);2011年

3 孟祥東;空時二維自適應(yīng)信號處理與動目標(biāo)檢測[D];西安電子科技大學(xué);2009年

  本文關(guān)鍵詞：實時陣列信號處理系統(tǒng)的設(shè)計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號：337020