本文介紹了I/O通道板MPL4253的電路原理,并通過邏輯分析儀和自行編寫的程序代碼,對(duì)板卡的CPLD芯片EPM7032進(jìn)行了邏輯功能分析和比較,驗(yàn)證了程序代碼的正確性,并在實(shí)際中得到應(yīng)用。 

【文章來源】：廣播電視信息. 2020,27(10)

【文章頁(yè)數(shù)】：4 頁(yè)

【部分圖文】：

輸出電路

仿真波形

I/O通道板MPL4253的系統(tǒng)框圖如圖2所示，板卡主要由輸入電路、輸出電路、地址譯碼器、數(shù)據(jù)總線緩沖器、控制總線緩沖器、地址總線緩沖器和控制電路組成。16位輸入信號(hào)經(jīng)過輸入電路分成2組8位信號(hào)送到數(shù)據(jù)總線，2組8位輸出信號(hào)由數(shù)據(jù)總線經(jīng)過輸出電路送出16位輸出信號(hào)。板卡的基地址（Add9～Add2）可以手動(dòng)設(shè)置，中心單元板送來的地址碼（A9～A0）分成兩部分，其中A9～A2用于地址判斷，A1～A0用于數(shù)據(jù)信號(hào)選擇。當(dāng)中心單元板送出的地址和板卡的基地址相同時(shí)，地址譯碼器將輸出片選信號(hào)CS，此時(shí)控制電路的核心芯片EPM7032將處于工作狀態(tài)，板卡和中心單元板將進(jìn)行數(shù)據(jù)交換。芯片EPM7032將根據(jù)控制總線緩沖器送來的指令讀取輸入信號(hào)，或者讀寫輸出信號(hào)。當(dāng)A1～A0為00時(shí)讀In0～7的數(shù)據(jù)，為01時(shí)讀In8～15的數(shù)據(jù)，為10時(shí)讀寫Out0～7的數(shù)據(jù)，為11時(shí)讀寫Out8～15的數(shù)據(jù)。圖2 系統(tǒng)框圖


本文編號(hào)：3345252