本文關鍵詞：高速信號處理存儲傳輸一體化硬件平臺設計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：本文設計了一種小尺寸、高性價比、通用性強的高速信號處理存儲傳輸系統(tǒng),采用1片Spartan-6系列FPGA作主控,1片Kintex-7系列FPGA作信號處理,信號處理用FPGA兼容多個型號以滿足不同領域對資源要求。主控單元支持512Mbit DDR2緩存和512Mbit Nor Flash,可在Microblaze軟核運行l(wèi)inux進行控制管理;處理單元支持主串、JTAG等多種加載方式,8GB DDR3緩存,同時采用FMC標準分離I/O,可擴展AD/DA、射頻等功能;此外該板采用靈活多路選擇時鐘方案,具有豐富傳輸接口(支持10/100/1000M以太網(wǎng)、40Gbps QSFP+、3Gbps USB3.0、串口)。首先,描述各領域對高速信號處理、存儲、傳輸?shù)囊?介紹當前處理器、存儲器、總線技術發(fā)展,列舉領先信號處理平臺廠商產品特點,引出設計該硬件平臺意義。然后,針對通信、雷達等領域應用場景(MIMO、OFDM等)提出高速信號板的功能和性能需求,由此設計系統(tǒng)硬件架構(包括模塊間數(shù)據(jù)流向,控制關系,板卡時鐘如何分配),在此基礎上確定核心器件型號、信號板的機械結構,評估了極限工作下功耗,進行了散熱設計。接著,設計FPGA、USB控制器、以太網(wǎng)PHY、存儲器、時鐘等各功能模塊具體電路并最終設計整板的電源,確定高速PCB層疊、布局、布線約束以保證信號完整性。最后,對板卡各功能模塊進行測試,重點介紹測試的軟硬件環(huán)境、存儲傳輸接口的測試方法,測試結果表明千兆以太網(wǎng)MAC層正常,DDR2等效頻率達625MHz,DDR3等效頻率達1066MHz,光口速率達40Gbps,USB速率達640Mbps。論文設計的硬件平臺具有強大信號處理能力、緩存能力,具備通用、高帶寬接口,而且配置靈活,擴展方便,成本低廉,可應用于MIMO、高速光網(wǎng)絡、相控陣雷達等領域算法驗證,應用前景廣闊。
【關鍵詞】：小尺寸 通用性 高速 存儲 傳輸
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN911.7
【目錄】：

• 摘要5-6
• ABSTRACT6-17
• 第一章 緒論17-21
• 1.1 研究背景及意義17-19
• 1.2 研究內容與安排19-21
• 第二章 高速信號處理板關鍵技術現(xiàn)狀21-27
• 2.1 引言21
• 2.2 板級電源架構21-22
• 2.2.1 分布式電源21
• 2.2.2 中間總線電源21-22
• 2.3 板級時鐘技術22-24
• 2.4 高速總線技術24-26
• 2.4.1 片內總線24
• 2.4.2 片間總線24-25
• 2.4.3 板間總線25-26
• 2.5 小結26-27
• 第三章 高速信號處理板需求分析27-32
• 3.1 引言27
• 3.2 系統(tǒng)功能需求27-30
• 3.2.1 接.需求28-29
• 3.2.2 時鐘需求29
• 3.2.3 控制及管理需求29-30
• 3.3 系統(tǒng)性能需求30-31
• 3.3.1 資源及處理能力需求30
• 3.3.2 時鐘性能需求30-31
• 3.3.3 工作環(huán)境需求31
• 3.4 小結31-32
• 第四章 高速信號處理板總體設計32-52
• 4.1 引言32
• 4.2 系統(tǒng)硬件架構32-40
• 4.2.1 模塊間數(shù)據(jù)流向關系33-34
• 4.2.2 模塊間控制關系34-36
• 4.2.3 系統(tǒng)時鐘方案36-37
• 4.2.4 輔助功能模塊37-40
• 4.3 核心器件的選型40-46
• 4.3.1 config FPGA40-42
• 4.3.2 主FPGA42-43
• 4.3.3 OCXO43
• 4.3.4 存儲器43-45
• 4.3.5 以太網(wǎng)PHY45-46
• 4.3.6 USB3.0 控制器46
• 4.4 板卡結構46-47
• 4.5 整板功耗評估47-49
• 4.6 散熱設計49-51
• 4.7 小結51-52
• 第五章 高速信號處理板具體實現(xiàn)52-92
• 5.1 引言52
• 5.2 主控模塊實現(xiàn)52-58
• 5.2.1 config FPGA的配置52-54
• 5.2.2 config FPGA的I/O設計54-56
• 5.2.3 復位控制56-58
• 5.3 信號處理模塊實現(xiàn)58-65
• 5.3.1 主FPGA的配置58-61
• 5.3.2 主FPGA的I/O設計61-65
• 5.4 信號存儲模塊實現(xiàn)65-68
• 5.4.1 DDR265-66
• 5.4.2 DDR366-68
• 5.5 信號傳輸模塊實現(xiàn)68-72
• 5.5.1 USB3.068-71
• 5.5.2 QSFP+光模塊71-72
• 5.6 以太網(wǎng)模塊實現(xiàn)72-75
• 5.7 時鐘模塊實現(xiàn)75-81
• 5.7.1 時鐘產生電路75-78
• 5.7.2 時鐘分配電路78-81
• 5.8 電源模塊實現(xiàn)81-86
• 5.8.1 電源芯片選型81-83
• 5.8.2 電源架構83-84
• 5.8.3 開關機設計84-85
• 5.8.4 上電時序控制85-86
• 5.9 信號板PCB實現(xiàn)86-91
• 5.9.1 層疊結構87-88
• 5.9.2 芯片的布局88-89
• 5.9.3 布線約束89-91
• 5.10小結91-92
• 第六章 硬件的測試與分析92-114
• 6.1 引言92
• 6.2 調試平臺與測試環(huán)境92-93
• 6.3 功能與性能測試93-112
• 6.3.1 供電模塊測試93-94
• 6.3.2 時鐘模塊測試94
• 6.3.3 系統(tǒng)配置模塊測試94
• 6.3.4 FMC接.測試94-97
• 6.3.5 以太網(wǎng)接.測試97-98
• 6.3.6 存儲模塊測試98-102
• 6.3.7 USB3.0 接.測試102-109
• 6.3.8 光.測試109-110
• 6.3.9 UART測試110-112
• 6.4 可靠性測試與分析112-113
• 6.5 小結113-114
• 第七章 結束語114-116
• 7.1 本文主要貢獻114
• 7.2 下一步工作建議114-116
• 致謝116-117
• 參考文獻117-119
• 個人簡歷119-120
• 攻讀碩士學位期間的研究成果120-121

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  本文關鍵詞：高速信號處理存儲傳輸一體化硬件平臺設計與實現(xiàn)，，由筆耕文化傳播整理發(fā)布。

本文編號：324555