低功耗藍(lán)牙5.0標(biāo)準(zhǔn)物理層編碼與解碼的設(shè)計與實(shí)現(xiàn)
發(fā)布時間:2020-12-20 03:58
信道編解碼作為數(shù)字信息系統(tǒng)一個重要的組成部分,被廣泛地應(yīng)用到各種通信系統(tǒng)的差錯控制當(dāng)中。在低功耗(BLE)4.2協(xié)議中,數(shù)據(jù)在物理層(PHY)的傳輸中并沒有加入編解碼操作,如果傳輸過程中發(fā)生誤碼就會影響信號的傳輸質(zhì)量。因此為了提高數(shù)據(jù)傳輸?shù)臏?zhǔn)確性,在BLE 5.0標(biāo)準(zhǔn)PHY層中加入了信道編解碼模塊。本文研究的主要內(nèi)容就是信道中卷積碼的編解碼在BLE 5.0標(biāo)準(zhǔn)PHY層中對傳輸數(shù)據(jù)的糾錯性能。Viterbi算法作為一種卷積碼的最大似然譯碼算法,不僅譯碼速度更快,而且譯碼效率更高,因此也被認(rèn)為卷積碼的最佳譯碼算法。本文主要設(shè)計與實(shí)現(xiàn)(2,1,4)卷積碼的編碼器和Viterbi譯碼器。文章首先研究和分析了卷積碼的基本原理和描述方法以及編解碼算法的理論知識。重點(diǎn)研究了Viterbi的算法設(shè)計及其邏輯分析和實(shí)現(xiàn)。研究結(jié)果詳細(xì)如下:1.針對BLE數(shù)據(jù)包較小的特點(diǎn)設(shè)計了一種卷積編解碼的譯碼方法。該方法主要解決現(xiàn)有技術(shù)在短數(shù)據(jù)信道傳輸過程中,易出現(xiàn)噪聲干擾導(dǎo)致傳輸數(shù)據(jù)出錯的問題,并針對常規(guī)的Viterbi硬判決和軟判決譯碼算法提出了以下創(chuàng)新點(diǎn):(1)硬判決譯碼過程中通過在編碼器輸出的數(shù)據(jù)前添加控制單元...
【文章來源】:西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校
【文章頁數(shù)】:101 頁
【學(xué)位級別】:碩士
【部分圖文】:
Viterbi譯碼軟判決流程圖
(c) (d)圖 3. 17 Simulink 中信源、編碼、噪聲、譯碼的參數(shù)設(shè)置二進(jìn)制的信號經(jīng)過 BPSK,經(jīng)過調(diào)制的調(diào)相波形信號加入高斯白噪聲,經(jīng)過噪干擾的信號已經(jīng)產(chǎn)生了誤碼,此時映射解調(diào)模塊將已有的信號轉(zhuǎn)換為 Viterbi 譯碼實(shí)現(xiàn)的軟判決信號,由“Viterbi Decoder”模塊實(shí)現(xiàn)對在高斯信道中被干擾的信號恢復(fù),最后由“ErrorRateCalculation”模塊計算該糾錯系統(tǒng)的誤碼率,并評估軟判下 Viterbi 的性能。3.3.3 軟輸出解映射模塊的建模在高斯白噪聲的環(huán)境中,信號經(jīng)過了 BPSK 調(diào)制,無法送入 Viterbi 譯碼器直進(jìn)行譯碼,必須經(jīng)過解調(diào)和解映射,把這些高斯信道中的信號變成“ViterbiDecoder模塊能夠識別的軟信號,再經(jīng)過該模塊恢復(fù)原始信號!癡iterbi Decoder”模塊在進(jìn)行軟判決譯碼時,此時要求輸入必須是 0-7 之間整數(shù),因此根據(jù)第二章 2.3.2 節(jié)所述,將信號進(jìn)行 Q=4,即 2(4-1)=23=8 電平量化,
圖 3. 18 解映射系統(tǒng)模型從圖 3.18 中可以看出,本仿真系統(tǒng)通過“Complex to Real-Imag”模塊過濾的虛部,只留下實(shí)部信號,即攜帶真實(shí)信息的信號。去掉虛部的信號需要?dú)w,即如果轉(zhuǎn)換以后信號的標(biāo)準(zhǔn)差為 0,即 =0,則輸出數(shù)據(jù)為該信號的相輸出信號為有用的實(shí)部信號與其標(biāo)準(zhǔn)差的比值的相反數(shù)。本節(jié)為了實(shí)現(xiàn)軟判量化主要利用 “Uniform Encoder”模塊來對數(shù)據(jù)進(jìn)行 8 級 3 比特的量化歸。圖 3.19 是解映射系統(tǒng)模型參數(shù)設(shè)置圖:(a)“Complex toReal-Imag”模塊圖;(b)Simulink 中“Uniform Encoder”模塊的量化參數(shù)設(shè)置圖。
【參考文獻(xiàn)】:
期刊論文
[1]一種基于FPGA的多通道復(fù)用鑒相器的設(shè)計與實(shí)現(xiàn)[J]. 張秀清,康亞楠,劉巖,王曉君. 電子器件. 2017(05)
[2]Homomorphic Error-Control Codes for Linear Network Coding in Packet Networks[J]. Xiaodong Han,Fei Gao. 中國通信. 2017(09)
[3]一種基于維特比解碼的超高頻RFID讀寫器解碼器設(shè)計[J]. 王賀,王俊宇. 復(fù)旦學(xué)報(自然科學(xué)版). 2017(03)
[4]基于EDA技術(shù)的卷積碼編碼器的設(shè)計與仿真[J]. 徐佳,趙曉宇. 科技創(chuàng)新與應(yīng)用. 2016(27)
[5]基于對數(shù)似然率的軟判決維特比譯碼算法[J]. 鄭子偉. 淮海工學(xué)院學(xué)報(自然科學(xué)版). 2016(03)
[6]現(xiàn)場可編程門陣列參數(shù)化多標(biāo)準(zhǔn)高吞吐率基4Viterbi譯碼器[J]. 夏飛,聶晶,李榮春,王文濤. 國防科技大學(xué)學(xué)報. 2016(01)
[7]應(yīng)用于LTE通信系統(tǒng)中專用Viterbi譯碼器實(shí)現(xiàn)[J]. 黃昊. 電子技術(shù)與軟件工程. 2015(22)
[8]Viterbi譯碼器邏輯設(shè)計及Verilog實(shí)現(xiàn)[J]. 向舜然. 電子制作. 2015(14)
[9]無線通信中的低功耗維特比譯碼器設(shè)計[J]. 朱坤順,楊紅官,樊曉華,喬樹山. 計算機(jī)工程. 2014(10)
[10]AMR系統(tǒng)中Viterbi譯碼的仿真與實(shí)現(xiàn)[J]. 王宇翔. 電子測試. 2014(20)
碩士論文
[1]一款應(yīng)用于音頻播放系統(tǒng)中的數(shù)字音頻處理器的設(shè)計與研究[D]. 侯晴.西安電子科技大學(xué) 2011
[2]維特比譯碼器的FPGA實(shí)現(xiàn)[D]. 黃高峰.成都理工大學(xué) 2010
[3]基于FPGA的Viterbi譯碼器設(shè)計與實(shí)現(xiàn)[D]. 劉虎.電子科技大學(xué) 2009
[4]Viterbi譯碼器的FPGA實(shí)現(xiàn)[D]. 薛飛.復(fù)旦大學(xué) 2008
本文編號:2927165
【文章來源】:西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校
【文章頁數(shù)】:101 頁
【學(xué)位級別】:碩士
【部分圖文】:
Viterbi譯碼軟判決流程圖
(c) (d)圖 3. 17 Simulink 中信源、編碼、噪聲、譯碼的參數(shù)設(shè)置二進(jìn)制的信號經(jīng)過 BPSK,經(jīng)過調(diào)制的調(diào)相波形信號加入高斯白噪聲,經(jīng)過噪干擾的信號已經(jīng)產(chǎn)生了誤碼,此時映射解調(diào)模塊將已有的信號轉(zhuǎn)換為 Viterbi 譯碼實(shí)現(xiàn)的軟判決信號,由“Viterbi Decoder”模塊實(shí)現(xiàn)對在高斯信道中被干擾的信號恢復(fù),最后由“ErrorRateCalculation”模塊計算該糾錯系統(tǒng)的誤碼率,并評估軟判下 Viterbi 的性能。3.3.3 軟輸出解映射模塊的建模在高斯白噪聲的環(huán)境中,信號經(jīng)過了 BPSK 調(diào)制,無法送入 Viterbi 譯碼器直進(jìn)行譯碼,必須經(jīng)過解調(diào)和解映射,把這些高斯信道中的信號變成“ViterbiDecoder模塊能夠識別的軟信號,再經(jīng)過該模塊恢復(fù)原始信號!癡iterbi Decoder”模塊在進(jìn)行軟判決譯碼時,此時要求輸入必須是 0-7 之間整數(shù),因此根據(jù)第二章 2.3.2 節(jié)所述,將信號進(jìn)行 Q=4,即 2(4-1)=23=8 電平量化,
圖 3. 18 解映射系統(tǒng)模型從圖 3.18 中可以看出,本仿真系統(tǒng)通過“Complex to Real-Imag”模塊過濾的虛部,只留下實(shí)部信號,即攜帶真實(shí)信息的信號。去掉虛部的信號需要?dú)w,即如果轉(zhuǎn)換以后信號的標(biāo)準(zhǔn)差為 0,即 =0,則輸出數(shù)據(jù)為該信號的相輸出信號為有用的實(shí)部信號與其標(biāo)準(zhǔn)差的比值的相反數(shù)。本節(jié)為了實(shí)現(xiàn)軟判量化主要利用 “Uniform Encoder”模塊來對數(shù)據(jù)進(jìn)行 8 級 3 比特的量化歸。圖 3.19 是解映射系統(tǒng)模型參數(shù)設(shè)置圖:(a)“Complex toReal-Imag”模塊圖;(b)Simulink 中“Uniform Encoder”模塊的量化參數(shù)設(shè)置圖。
【參考文獻(xiàn)】:
期刊論文
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[4]基于EDA技術(shù)的卷積碼編碼器的設(shè)計與仿真[J]. 徐佳,趙曉宇. 科技創(chuàng)新與應(yīng)用. 2016(27)
[5]基于對數(shù)似然率的軟判決維特比譯碼算法[J]. 鄭子偉. 淮海工學(xué)院學(xué)報(自然科學(xué)版). 2016(03)
[6]現(xiàn)場可編程門陣列參數(shù)化多標(biāo)準(zhǔn)高吞吐率基4Viterbi譯碼器[J]. 夏飛,聶晶,李榮春,王文濤. 國防科技大學(xué)學(xué)報. 2016(01)
[7]應(yīng)用于LTE通信系統(tǒng)中專用Viterbi譯碼器實(shí)現(xiàn)[J]. 黃昊. 電子技術(shù)與軟件工程. 2015(22)
[8]Viterbi譯碼器邏輯設(shè)計及Verilog實(shí)現(xiàn)[J]. 向舜然. 電子制作. 2015(14)
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碩士論文
[1]一款應(yīng)用于音頻播放系統(tǒng)中的數(shù)字音頻處理器的設(shè)計與研究[D]. 侯晴.西安電子科技大學(xué) 2011
[2]維特比譯碼器的FPGA實(shí)現(xiàn)[D]. 黃高峰.成都理工大學(xué) 2010
[3]基于FPGA的Viterbi譯碼器設(shè)計與實(shí)現(xiàn)[D]. 劉虎.電子科技大學(xué) 2009
[4]Viterbi譯碼器的FPGA實(shí)現(xiàn)[D]. 薛飛.復(fù)旦大學(xué) 2008
本文編號:2927165
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