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水下通信網(wǎng)絡(luò)節(jié)點信號處理平臺的設(shè)計與實現(xiàn)

發(fā)布時間:2016-11-26 16:08

  本文關(guān)鍵詞:水下通信網(wǎng)絡(luò)節(jié)點信號處理平臺的設(shè)計與實現(xiàn),,由筆耕文化傳播整理發(fā)布。


《哈爾濱工程大學(xué)》 2009年

水下通信網(wǎng)絡(luò)節(jié)點信號處理平臺的設(shè)計與實現(xiàn)

蔣超華  

【摘要】: 水聲通信網(wǎng)絡(luò)節(jié)點是水聲通信網(wǎng)絡(luò)的重要組成部分,主要實現(xiàn)物理層通信,又能完成探測等任務(wù)。由于水聲信道的復(fù)雜性,為了提供高速實時可靠的水下通信,水聲通信網(wǎng)絡(luò)節(jié)點需要采用高效的調(diào)制解調(diào)方式、現(xiàn)代編碼方式、復(fù)雜的信道估計和均衡等手段。傳統(tǒng)相對簡單的水聲通信網(wǎng)絡(luò)節(jié)點無法勝任當前的需求,因此開發(fā)新型的超高速水聲通信網(wǎng)絡(luò)節(jié)點具有十分重要的意義。 論文研究了水聲通信網(wǎng)絡(luò)節(jié)點的架構(gòu)、技術(shù)指標,確定了以高性能的數(shù)字信號處理器TMS320C6455為主處理器的水聲通信處理平臺的硬件解決方案,并對該方案做出論證。在該方案基礎(chǔ)上開發(fā)了以TMS320C6455 DSP為主的超高速水聲通信網(wǎng)絡(luò)信號處理平臺,主要包括以下模塊:三路并行數(shù)據(jù)采集模塊、基于DDS的頻率補償電路、網(wǎng)絡(luò)通信模塊、D/A模塊、串行通信模塊等。 通過對水聲通信網(wǎng)絡(luò)節(jié)點信號處理硬件平臺的調(diào)試和底層軟件的設(shè)計,系統(tǒng)實現(xiàn)了數(shù)據(jù)采集、頻率合成、UART通信、網(wǎng)絡(luò)通信、DA模擬輸出等功能。本文打通了整個系統(tǒng)的數(shù)據(jù)流,實現(xiàn)了雙工通信,達到了預(yù)期硬件設(shè)計的要求。

【關(guān)鍵詞】:
【學(xué)位授予單位】:哈爾濱工程大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2009
【分類號】:TN929.3
【目錄】:

  • 摘要5-6
  • ABSTRACT6-11
  • 第1章 緒論11-20
  • 1.1 論文研究背景和意義11
  • 1.2 水聲通信網(wǎng)的研究與發(fā)展11-17
  • 1.2.1 水聲通信的研究與發(fā)展11-12
  • 1.2.2 水聲通信網(wǎng)的研究現(xiàn)狀12-15
  • 1.2.3 水聲MODEM的研究現(xiàn)狀15-17
  • 1.3 水聲通信網(wǎng)的工作機制17-18
  • 1.4 論文研究內(nèi)容18-20
  • 第2章 水聲通信網(wǎng)絡(luò)節(jié)點信號處理平臺方案20-26
  • 2.1 水聲通信網(wǎng)絡(luò)節(jié)點的整體結(jié)構(gòu)20-21
  • 2.2 信號處理平臺的技術(shù)指標21-22
  • 2.3 信號處理平臺的方案與論證22-24
  • 2.3.1 信號處理平臺方案22-23
  • 2.3.2 信號處理平臺方案論證23-24
  • 2.4 信號處理平臺的方案特點24-25
  • 2.5 本章小結(jié)25-26
  • 第3章 水聲通信網(wǎng)絡(luò)節(jié)點信號處理平臺設(shè)計26-62
  • 3.1 信號處理平臺的總體設(shè)計26-27
  • 3.2 DSP及其外圍設(shè)備電路設(shè)計27-31
  • 3.2.1 TMS320C6455的主要特點27-28
  • 3.2.2 DSP與DDR2的接口設(shè)計28-29
  • 3.2.3 DSP與FLASH的接口設(shè)計29-31
  • 3.3 FPGA電路設(shè)計31-35
  • 3.3.1 FPGA器件的選擇31-32
  • 3.3.2 Virtex-Ⅱ的邏輯結(jié)構(gòu)32-33
  • 3.3.3 FPGA的配置電路設(shè)計33-35
  • 3.4 模數(shù)轉(zhuǎn)換電路設(shè)計35-38
  • 3.4.1 AD選擇及芯片特點35-37
  • 3.4.2 AD轉(zhuǎn)換電路設(shè)計37-38
  • 3.5 數(shù)模轉(zhuǎn)換電路設(shè)計38-41
  • 3.5.1 DAC904芯片及其電路設(shè)計38-39
  • 3.5.2 單電源集成運放的使用39-41
  • 3.5.3 濾波電路設(shè)計41
  • 3.6 頻率合成電路設(shè)計41-47
  • 3.6.1 DDS選擇及芯片特點42-44
  • 3.6.2 AD9831電路設(shè)計44-45
  • 3.6.3 濾波器設(shè)計45-47
  • 3.7 串行通信接口電路設(shè)計47-51
  • 3.7.1 MAX3111E介紹48-49
  • 3.7.2 SPI協(xié)議49-50
  • 3.7.3 McBSP的時鐘停止模式50
  • 3.7.4 接口電路設(shè)計50-51
  • 3.8 網(wǎng)絡(luò)通信接口電路設(shè)計51-55
  • 3.8.1 W5100結(jié)構(gòu)特點51-54
  • 3.8.2 W5100與DSP接口設(shè)計54-55
  • 3.9 電源設(shè)計55-59
  • 3.10 設(shè)計中一些應(yīng)該注意的問題59-61
  • 3.11 本章小結(jié)61-62
  • 第4章 信號處理平臺的調(diào)試和底層軟件設(shè)計62-80
  • 4.1 DSP調(diào)試和初始化62-64
  • 4.1.1 DSP的配置62-63
  • 4.1.2 DSP初始化63-64
  • 4.2 FPGA程序設(shè)計64-69
  • 4.2.1 數(shù)據(jù)采集邏輯64-67
  • 4.2.2 DDS的控制67-68
  • 4.2.2 DA的控制68-69
  • 4.3 串行通信軟件設(shè)計69-72
  • 4.3.1 McBSP0的初始化69-70
  • 4.3.2 MAX3111E的初始化70-71
  • 4.3.3 UART數(shù)據(jù)通信71-72
  • 4.4 網(wǎng)絡(luò)通信軟件設(shè)計72-79
  • 4.4.1 W5100的初始化73-74
  • 4.4.2 W5100數(shù)據(jù)通信74-77
  • 4.4.3 TCP/IP協(xié)議棧的測試77-79
  • 4.5 本章小結(jié)79-80
  • 結(jié)論80-81
  • 參考文獻81-85
  • 攻讀碩士學(xué)位期間發(fā)表的論文和取得的科研成果85-86
  • 致謝86-87
  • 附錄87
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    本文編號:194849

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