本文選題：數(shù)字電源控制器 + 模數(shù)轉(zhuǎn)換器��； 參考：《復(fù)旦大學(xué)》2014年碩士論文

【摘要】：目前數(shù)字電源在手機、平板電腦、音樂播放器等電子設(shè)備中的應(yīng)用越來越廣泛。相比模擬電源,數(shù)字電源具有功耗低、魯棒性強、方便集成、控制算法多樣、可編程等諸多優(yōu)勢。而在數(shù)字電源控制器中,模數(shù)轉(zhuǎn)換器(Analog to Digital Converter, ADC)替代了模擬電源中的誤差放大器,在數(shù)字電源中發(fā)揮關(guān)鍵作用。如何在保證ADC性能的前提下,降低其功耗和面積,成為一個重要課題。本論文首先介紹了數(shù)字電源與模擬電源的基本原理,并對二者進行對比,總結(jié)出數(shù)字電源相比于模擬電源的優(yōu)勢。然后介紹了在數(shù)字電源控制器中較為流行的幾種ADC架構(gòu),進而總結(jié)出不同ADC架構(gòu)的優(yōu)缺點,以及數(shù)字電源系統(tǒng)對ADC的要求�；跀�(shù)字電源系統(tǒng)的要求,本文提出一種新的ADC架構(gòu)——脈寬調(diào)制型ADC,采用電壓-時間,時間-數(shù)字兩步轉(zhuǎn)換的方法完成模擬電壓到數(shù)字信號的轉(zhuǎn)換。該ADC通過與數(shù)字脈寬調(diào)制器(Digital Pulse Width Modulator, DPWM)拙用延遲鎖定環(huán)(Delay Locked Loop, DLL),節(jié)省了數(shù)字電源系統(tǒng)的功耗和面積。本文通過對共用DLL技術(shù)的分析,總結(jié)出了這一技術(shù)面臨的難點和挑戰(zhàn)。該ADC的設(shè)計有效位為8bit,采樣頻率為1 MS/s。在具體的電路設(shè)計中,重點對斜波信號發(fā)生器、比較器、時間數(shù)字轉(zhuǎn)換器(Time to Digital Converter, TDC)模塊進行了設(shè)計與仿真。在斜波信號發(fā)生器的設(shè)計中,通過使用電流舵技術(shù),兼顧功耗的同時,提高了斜波線性度；比較器采用軌到軌的靜態(tài)比較器,保證在規(guī)定的輸入擺幅內(nèi),比較器可以保持比較固定的失調(diào)：時間數(shù)字轉(zhuǎn)換器采用計數(shù)器和延遲鏈兩步量化的結(jié)構(gòu),并通過邏輯優(yōu)化,保證了粗細(xì)量化的同步與匹配；在版圖設(shè)計中,重點解決了模擬數(shù)字隔離、比較器對稱、天線效應(yīng)等問題。芯片最終在SMIC 0.13μmCMOS工藝下流片,并制作PCB板對芯片進行測試。芯片面積僅為0.03 mm2,功耗僅為60μW；積分非線性(Integral Nonlinearity,INL)為-0.5 LSB～1 LSB,微分非線性(Differential Nonlinearity, DNL)為-1 LSB-0.5LSB,單調(diào)性良好；信號噪聲失真比(Signal to Noise and Distortion Ratio, SINAD)為42.1dB,有效位6.7位。整體測試結(jié)果符合系統(tǒng)要求,同時也較好的實現(xiàn)了低功耗和低面積的設(shè)計目標(biāo),ADC與DPWM共用DLL技術(shù)得到了驗證。
[Abstract]:At present, digital power is more and more widely used in mobile phone, tablet computer, music player and other electronic devices. Compared with analog power supply, digital power supply has many advantages, such as low power consumption, strong robustness, convenient integration, various control algorithms, programmable and so on. In the digital power supply controller, the analog-to-digital converter Analog to Digital Converter, ADC) replaces the error amplifier in the analog power supply and plays a key role in the digital power supply. How to reduce the power consumption and area while ensuring the performance of ADC has become an important issue. In this paper, the basic principles of digital power supply and analog power supply are introduced, and compared with each other, the advantages of digital power supply compared with analog power supply are summarized. Then several popular ADC architectures in digital power supply controller are introduced, and the advantages and disadvantages of different ADC architectures are summarized, as well as the requirements of digital power supply system for ADC. Based on the requirement of digital power supply system, this paper presents a new ADC architecture, which uses voltage-time, time-digital two-step conversion to complete the conversion of analog voltage to digital signal. This ADC can save the power and area of the digital power supply system by using delay Locked Loop, DLLL, delay locking loop and digital pulse width modulator digital Pulse Width Modulator, DPWM). Based on the analysis of common DLL technology, the difficulties and challenges faced by this technology are summarized in this paper. The designed effective bit of the ADC is 8 bit and the sampling frequency is 1 MS / s. In the specific circuit design, the design and simulation of oblique wave signal generator, comparator and time digital converter (TDC) time to Digital Converter, TDC) module are emphasized. In the design of oblique wave signal generator, the current rudder technology is used to improve the linearity of oblique wave while taking into account the power consumption, and the comparator adopts a static comparator from rail to ensure that it is within the prescribed input swing. The comparator can keep the fixed misalignment: the time-digital converter adopts the structure of counter and delay chain two-step quantization, and through the logic optimization, ensures the synchronization and matching of the coarse quantization. The problems of analog digital isolation, comparator symmetry and antenna effect are solved. Finally, the chip is downflow in SMIC 0.13 渭 mCMOS process, and the PCB board is made to test the chip. The chip area is only 0.03 mm ~ 2, the power consumption is only 60 渭 W, the integral nonlinear integral linearity INLL) is -0.5 LSB~1 LSBs, the differential nonlinear linearity (DNL) is -1 LSB-0.5 LSB-0.5LSB.The signal noise distortion ratio is 42.1 dB, and the effective bit is 6.7 bits. The overall test results meet the requirements of the system. At the same time, the low power consumption and low area ADCs and DPWM common DLL technology are well realized.
【學(xué)位授予單位】：復(fù)旦大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TN792;TN86

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本文編號：1914061