本文選題：語(yǔ)音編碼　切入點(diǎn)：混合激勵(lì)線性預(yù)測(cè)　出處：《西安電子科技大學(xué)》2015年碩士論文

【摘要】：在語(yǔ)音通信領(lǐng)域,低速率語(yǔ)音編碼作為一類語(yǔ)音編碼模型,既降低了編碼速率,又有效地節(jié)省了信道帶寬,因而有著重要的研究意義。在已有的低速率語(yǔ)音編碼中,混合激勵(lì)線性預(yù)測(cè)(MELP)編碼可以在2.4Kbps的編碼速率下工作并獲得較好的合成語(yǔ)音質(zhì)量,因此在保密及窄帶語(yǔ)音通信中取得了廣泛的應(yīng)用。在實(shí)際應(yīng)用中,一種合適的硬件實(shí)現(xiàn)平臺(tái)對(duì)MELP算法能否得到實(shí)際應(yīng)用有著重要的影響。隨著制造工藝水平的發(fā)展,現(xiàn)場(chǎng)可編程門陣列(FPGA,Field Programmable Gate Array)所具有的集成度高、時(shí)序控制強(qiáng)、開發(fā)周期短等特點(diǎn)為語(yǔ)音編碼的實(shí)現(xiàn)創(chuàng)造了新的條件。因此,研究MELP算法基于FPGA的實(shí)現(xiàn)成為時(shí)下的趨勢(shì)和熱點(diǎn)。參數(shù)編解碼模塊是MELP算法的重要組成部分,故該部分基于FPGA的實(shí)現(xiàn)具有重要的工程意義。本文分析了各編解碼模塊中參數(shù)的量化過(guò)程,研究了FPGA平臺(tái)下的設(shè)計(jì)方法與關(guān)鍵技術(shù),實(shí)現(xiàn)并校驗(yàn)了各模塊基于FPGA的仿真,完成了各模塊資源占用的分析。具體體現(xiàn)在,第一,本文簡(jiǎn)介了MELP聲碼器編解碼原理,對(duì)參數(shù)量化方法進(jìn)行了分類,深入分析了關(guān)鍵參數(shù)的量化過(guò)程。第二,在介紹了FPGA及其開發(fā)平臺(tái)之后,本文針對(duì)FPGA設(shè)計(jì)過(guò)程中使用到的關(guān)鍵技術(shù),分別研究了有限狀態(tài)機(jī)(FSM)、有限狀態(tài)機(jī)和數(shù)據(jù)傳輸(FSMD,Finite State Machine with Data Path)、只讀寄存器(ROM)和隨機(jī)取存存儲(chǔ)器(RAM)。第三,本文在分析C定點(diǎn)化MELP算法程序的基礎(chǔ)上,結(jié)合自下而上的硬件設(shè)計(jì)思想,對(duì)各參數(shù)編解碼模塊進(jìn)行了設(shè)計(jì)。通過(guò)Verilog HDL編寫程序,在Vivado開發(fā)設(shè)計(jì)平臺(tái)上實(shí)現(xiàn)了諸如多維左移移位寄存器、基音周期量化、傅立葉級(jí)數(shù)量化、漢明糾錯(cuò)碼、數(shù)據(jù)打包解包等關(guān)鍵模塊。實(shí)現(xiàn)過(guò)程中,以多維左移移位寄存器、標(biāo)量量化、矢量量化等模塊為例,分別突出了FPGA設(shè)計(jì)時(shí)的位處理應(yīng)用、FSMD對(duì)數(shù)據(jù)與控制的傳輸實(shí)現(xiàn)、RAM及ROM對(duì)數(shù)組的處理。最后,在仿真實(shí)現(xiàn)后,對(duì)各模塊仿真結(jié)果的正確性進(jìn)行了驗(yàn)證。在評(píng)估本文設(shè)計(jì)性能時(shí),分析了各模塊查找表(LUT)和寄存器(Register)的使用量,結(jié)果表明文中設(shè)計(jì)的模塊在資源使用上相比Vivado HLS的設(shè)計(jì)結(jié)果具有更好的性能。
[Abstract]:In the field of speech communication , low - rate speech coding is a kind of speech coding model , which not only reduces the coding rate , but also effectively saves the channel bandwidth . In this paper , the correctness of each module ' s simulation results is verified by the application of bit processing in FPGA design , the transfer of data and control by FSMD . Finally , after the simulation is implemented , the correctness of each module ' s simulation results is verified . The results show that the module designed in this paper has better performance than the design results of Vivado HLS .

【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN912.3;TN791

【參考文獻(xiàn)】

相關(guān)期刊論文 前1條

1 劉寬海,葛萬(wàn)成;MELP低比特率數(shù)字語(yǔ)音編碼技術(shù)研究[J];信息技術(shù);2003年08期

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本文編號(hào)：1700947