發(fā)布時間：2018-03-19 06:51

  本文選題：全數(shù)字鎖相環(huán)　切入點：低抖動　出處：《計算機工程與科學》2015年11期 　論文類型：期刊論文

【摘要】：全數(shù)字鎖相環(huán)ADPLL擁有較高的集成度、靈活的配置性和快速的工藝可移植性,可以解決模擬電路中無源器件面積過大、抗噪聲能力不強、鎖定速度慢以及工藝的移植性差等瓶頸問題。在納米工藝下,單級反相器的最小延時已經(jīng)達到10ps以內(nèi),大大改善了全數(shù)字鎖相環(huán)的抖動性能。提出了一款面向高性能微處理器應用的全數(shù)字鎖相環(huán)結構,并對該結構進行了頻域建模和噪聲分析。該結構完全采用標準單元設計,最高頻率可達到2.4GHz,抖動性能達到ps級別。
[Abstract]:The all-digital PLL ADPLL has high integration, flexible configuration and fast process portability. It can solve the problem that the passive device area is too large and the anti-noise ability is not strong in analog circuits. The bottleneck problems such as slow locking speed and poor portability of the process. In nanotechnology, the minimum delay time of the single-stage inverter has reached less than 10 PS. The jitter performance of all-digital phase-locked loop is greatly improved. An all-digital phase-locked loop structure for high performance microprocessor application is proposed, and the frequency domain modeling and noise analysis of the structure are carried out. The highest frequency can reach 2.4 GHz and the jitter performance reaches PS level.
【作者單位】： 上海高性能集成電路設計中心;
【基金】：2013年核高基“超級計算機處理器研發(fā)”課題(2013ZX01028-001-001-001)
【分類號】：TN911.8

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本文編號：1633284