發(fā)布時間：2023-08-17 19:23

　　針對組合電路的智能化設(shè)計速度慢、復雜度高的問題,利用基于人工智能的自主搜索優(yōu)化策略,將樹搜索優(yōu)化算法與組合邏輯電路中相鄰最小項合并定理融合,并在可編程門陣列(Field Programmable Gate Array,FPGA)進行硬件加速的方法進行組合電路的智能設(shè)計。該方法把需要設(shè)計的邏輯電路最小項作為一級節(jié)點,搜索本級中可以合并消項的節(jié)點并把合并后的項作為子節(jié)點,逐級向下搜索直到本級節(jié)點均不能合并消項,最后把所有葉子節(jié)點項相加即得到組合邏輯電路的最簡邏輯表達式,從而完成組合邏輯電路的智能設(shè)計過程。算法通過使用啟發(fā)式策略,簡化了搜索過程,提高了搜索速度。實驗結(jié)果證明了與傳統(tǒng)算法作比較,該算法具有空間復雜度低,速度快等特點。

【文章頁數(shù)】：4 頁

【文章目錄】：
0 引言
1 組合電路最小項的概念
2 樹搜索優(yōu)化算法
3 算法應用
4 算法實現(xiàn)
5 結(jié)語



本文編號：3842436