本文提出一種基于對數(shù)似然比的預(yù)判機制,根據(jù)每層對數(shù)似然比符號直接判決分裂成"1"或者"0"和固定比特層直接分裂成已知比特,旨在減少路徑分裂以及通過直接繼承上一層路徑度量值的方式,移除冗余的路徑度量值計算.基于該機制,我們設(shè)計碼長N=1 024,碼率R=0.5,列表寬度L=2的VLSI硬件架構(gòu).實驗結(jié)果表明,其工作頻率在384 MHz下,能達到約160 Mbps的吞吐率,延遲降低約51%. 

【文章來源】：微電子學(xué)與計算機. 2019,36(12)北大核心

【文章頁數(shù)】：6 頁

【部分圖文】：

吞吐率對比

Input輸入模塊,主要是將Matlab采集到的一定信噪比的帶噪信號輸入到似然比計算節(jié)點LLR_Node.Memory_LLR存儲器用來存儲碼樹中當前層所有進行路徑擴展的節(jié)點對數(shù)似然比,而Memory_PM存儲器用來存儲PM值.根據(jù)新的路徑分裂規(guī)則,每層分裂完成以后的L條保留路徑應(yīng)及時更新并保存在存儲器Memory-SP中.當路徑擴展到最后一層,Sorter模塊將存儲器Memory_PM中的PM值進行排序篩選,從L條候選路徑中篩選出最可靠的1條路徑作為最終的譯碼路徑.Controller模塊負責(zé)控制PM值的計算以及路徑分裂,其中Node Schedule存儲著信道極化的位置分布信息,根據(jù)位置分布信息做出分裂判斷.如圖2所示,線A表示信息比特層,線B表示固定比特層.若路徑搜索擴展到固定比特層,則直接分裂為已知比特,且PM值直接繼承上一層,否則Symbol Decision模塊接收Memory-LLR傳遞的對數(shù)似然比,根據(jù)似然比符號判決路徑如何分裂.在本設(shè)計中,列表搜索寬度設(shè)定為L=2.4.1 LLR_Node計算節(jié)點

式中,T表示完成一次譯碼所經(jīng)歷周期數(shù),F表示電路工作頻率,故譯碼延遲約為0.38 μs.現(xiàn)將各延遲直觀地表示成圖6所示,其中文獻[10]延遲最低為0.79 μs.相比于文獻[10],本文提出的減少譯碼路徑分裂的RRS-SCL譯碼器,延遲大約降低了51%.吞吐率可以根據(jù)下式計算:


本文編號：3513137