Arikan教授基于信道極化現(xiàn)象提出極化碼。到目前為止,極化碼是唯一一種從理論上被證明能達(dá)到香農(nóng)限的信道編碼方案。與傳統(tǒng)的信道編碼方案相比,極化碼編碼原理簡(jiǎn)單,適用于不同場(chǎng)景下的速率匹配,從而成為5G（5th Generation mobile communication,5G）通信增強(qiáng)型移動(dòng)寬帶（enhanced Mobile Broadband,e MBB）場(chǎng)景下控制信道的信道編碼方案。為了滿(mǎn)足5G通信系統(tǒng)高可靠、低時(shí)延等需求,高性能的極化碼譯碼算法成為熱門(mén)的研究方向。本文在“增強(qiáng)移動(dòng)寬帶5G終端模擬器研發(fā)”項(xiàng)目支持下,對(duì)控制信道中極化碼譯碼算法進(jìn)行深入研究,改進(jìn)現(xiàn)有的譯碼算法以滿(mǎn)足項(xiàng)目需求。論文主要的研究工作和創(chuàng)新點(diǎn)如下:1.本文將CRC輔助串行消除列表（CRC-Aided Successive Cancellation List,CASCL）譯碼算法和改進(jìn)的球形列表譯碼（Improved List-SD,ILSD）算法結(jié)合,提出一種并行化的聯(lián)合SC球形列表（Joint Successive Cancellation Sphere List,JSCSL）譯碼算法。仿真結(jié)果表明,J... 

【文章來(lái)源】：重慶郵電大學(xué)重慶市

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【學(xué)位級(jí)別】：碩士

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羅德SMW200A信號(hào)發(fā)生器頻域數(shù)據(jù)生成圖

重慶郵電大學(xué)碩士學(xué)位論文第5章極化碼比特翻轉(zhuǎn)譯碼方案的DSP實(shí)現(xiàn)60待PDCCH接收端仿真鏈路驗(yàn)證完畢后，由于發(fā)送端與接收端互為逆過(guò)程，通過(guò)接收端調(diào)試發(fā)送端鏈路，直至PDCCH鏈路能完成自發(fā)自收。除此之外，PDCCH信道發(fā)送端可生成基帶信號(hào)文件，將實(shí)虛部分離，利用波形生成器生成波形文件，將其導(dǎo)入頻譜分析儀對(duì)發(fā)送端進(jìn)行測(cè)試驗(yàn)證。4.在CCS5.5開(kāi)發(fā)環(huán)境下進(jìn)行PDCCH信道C代碼開(kāi)發(fā)。待MATLAB仿真鏈路得以驗(yàn)證后，對(duì)PDCCH信道發(fā)送端與接收端進(jìn)行C代碼編寫(xiě)。有C6678DSP芯片處理定點(diǎn)數(shù)據(jù)比浮點(diǎn)數(shù)據(jù)快，將仿真下的數(shù)據(jù)采用Q15格式定點(diǎn)化，為了節(jié)省內(nèi)存，每個(gè)整型數(shù)據(jù)占2字節(jié)。圖5.7為PDCCH信道接收端相關(guān)函數(shù)的實(shí)現(xiàn)。圖5.7PDCCH接收端相關(guān)函數(shù)的實(shí)現(xiàn)5.上板調(diào)試PDCCH鏈路，驗(yàn)證鏈路的正確性。PC機(jī)使用SEED-XDS560v2仿真器通過(guò)DSP仿真器接口連接至開(kāi)發(fā)平臺(tái)，開(kāi)發(fā)平臺(tái)如圖5.8所示。FPGA網(wǎng)口多核DSP基帶板卡總線接口電源接口四路光口FPGA仿真器接口DSP仿真器接口圖5.8開(kāi)發(fā)平臺(tái)實(shí)物圖

重慶郵電大學(xué)碩士學(xué)位論文第5章極化碼比特翻轉(zhuǎn)譯碼方案的DSP實(shí)現(xiàn)61在已驗(yàn)證的MATLAB仿真鏈路輔助下，調(diào)試PDCCH接收端與發(fā)送端鏈路，通過(guò)4路光口與頻譜分析儀和SMW200A儀器進(jìn)行數(shù)據(jù)交換，從而驗(yàn)證PDCCH接收端與發(fā)送端鏈路的正確性。圖5.9是頻譜分析儀解析出PDCCH發(fā)送端的結(jié)果分析，圖中紅色區(qū)域?yàn)轭l譜分析儀解得的DCI比特序列。為了便于驗(yàn)證發(fā)送端設(shè)計(jì)的正確性，PDCCH發(fā)送端所攜帶的DCI比特序列長(zhǎng)度為44，首比特為“1”，其余比特為“0”，與圖5.9中頻譜分析儀解得的DCI比特序列完全一致，驗(yàn)證了PDCCH發(fā)送端設(shè)計(jì)的正確性。圖5.9頻譜分析儀解析發(fā)送端信號(hào)5.2.2極化碼比特翻轉(zhuǎn)譯碼器的設(shè)計(jì)與實(shí)現(xiàn)本小節(jié)將對(duì)第四章中提出的ISCLF譯碼算法進(jìn)行詳細(xì)的C代碼設(shè)計(jì)和實(shí)現(xiàn)。終端下行鏈路的設(shè)計(jì)流程是，UE首先通過(guò)射頻模塊采集信號(hào)，將高頻信號(hào)處理為基帶信號(hào)，通過(guò)FPGA和DSPTMS320C6678芯片之間的SRIO口進(jìn)行數(shù)據(jù)交互，將基帶信號(hào)數(shù)據(jù)存儲(chǔ)在DDR3外接存儲(chǔ)器中，之后進(jìn)行小區(qū)搜索模塊處理，解析出同步點(diǎn)、CP類(lèi)型和小區(qū)ID；由于協(xié)議標(biāo)準(zhǔn)中SSB塊的時(shí)頻域位置固定，通過(guò)PBCH信道接收端處理，得到承載的MIB消息，通過(guò)高層對(duì)MIB消息中字段解析，確定出PDCCH信道數(shù)據(jù)的時(shí)頻域位置，經(jīng)過(guò)接收端流程處理，得到DCI和RNTI消息，通過(guò)DCI字段中指定的PDSCH信道數(shù)據(jù)，進(jìn)行PDSCH信道接收端流程處理，得到網(wǎng)絡(luò)端所發(fā)出的數(shù)據(jù)信息。由于PDCCH信道承載的數(shù)據(jù)信息，控制著PUSCH和PDSCH信道傳輸，如


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