本文選題：現(xiàn)場可編程門陣列　切入點：流水線　出處：《計算機工程》2016年01期 　論文類型：期刊論文

【摘要】：針對基于方向梯度直方圖(HOG)的行人檢測方案存在運算量大、實時性差的問題,設(shè)計一個內(nèi)嵌支持向量機(SVM)分類器的HOG特征提取歸一化模塊,并將其應用于行人檢測。提出兩級流水線架構(gòu),第1級采用16×16像素塊掃描,并結(jié)合查找表的方式生成HOG,以減少乘法器資源消耗量,第2級將15路并行SVM內(nèi)嵌到HOG歸一化模塊中,通過提前啟動SVM降低15路SVM乘累加器的位寬。利用面向硬件實現(xiàn)的自動消除檢測重復性算法,進一步提高檢測準確性。實驗結(jié)果表明,該方案能夠以100 MHz時鐘頻率運行在Spartan6 FPGA芯片上,每秒可處理47幀SVGA(800×600)分辨率的圖像,具有較高的行人檢測實時性和準確率。
[Abstract]:Aiming at the problems of large computation and poor real-time performance in pedestrian detection scheme based on directional gradient histogram (hog), a HOG feature extraction normalization module of embedded support vector machine (SVM) classifier is designed. It is applied to pedestrian detection. A two-level pipeline architecture is proposed. In the first stage, 16 脳 16 pixel block scanning is used, and the hog is generated in combination with lookup table, so as to reduce the resource consumption of multiplier. In the second stage, 15 parallel SVM are embedded in the HOG normalization module. The bit width of 15 SVM multiplier accumulators is reduced by starting SVM ahead of time. The detection accuracy is further improved by hardware oriented automatic elimination of detection repeatability. The experimental results show that, This scheme can run on Spartan6 FPGA chip at 100 MHz clock frequency, and can process 47 frames of SVGA(800 脳 600) resolution images per second. It has high real-time and accuracy of pedestrian detection.
【作者單位】： 深圳大學信息工程學院;深圳市振華微電子有限公司;
【基金】：深圳市戰(zhàn)略新興產(chǎn)業(yè)發(fā)展專項基金資助項目“神經(jīng)形態(tài)學視覺芯片模型研究及仿真”(JCYJ20140418095735603)
【分類號】：TP391.41

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本文編號：1597448