本文關鍵詞：基于FPGA的高速高密度存儲系統(tǒng)設計與實現(xiàn)

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【摘要】：伴隨著信息時代的飛速發(fā)展,數據傳輸和存儲越來越多的被廣泛應用于通信、軍事、互聯(lián)網等不同領域。數據存儲技術已經成為重要研究領域和研究熱點。近年來在雷達信號處理領域中,數據存儲作為整個系統(tǒng)的重要組成部分,對其數據速率、存儲容量、功耗、工作環(huán)境以及維護復雜程度等指標要求不斷提高。如何設計一款性能滿足各方面需求的存儲設備,是本文主要討論內容。在存儲介質選擇方面,選用Micron公司MLC型閃存芯片,該芯片單片讀寫速度幾十MB/s,內部具有多個獨立操作單元。利用芯片這一特性,采用多級流水、多片閃存并行操作的方式有效提高數據讀寫速度,滿足最低速率1.5GB/s的設計要求。在控制器件選擇方面,選用Xilinx公司Virtex-6系列芯片,完成板卡的主要邏輯功能設計。Xilinx公司與Altera公司作為全球生產可編程門陣列芯片最大的兩家提供商,能夠為用戶提供各種需求、各種應用領域的芯片產品,芯片設計具有豐富的經驗和廣大的用戶基礎。利用Microblaze軟核的可裁剪結構搭建了嵌入式處理器,這種靈活的設計方法縮短了產品的研發(fā)周期,處理器結構修改方便,通過Xilinx提供的EDK和SDK開發(fā)環(huán)境即可完成全部設計流程。通過Verilog HDL硬件語言編程,設計了PCI-E、Serial Rapid IO等高速接口。Virtex-6系列的高速接口硬件上基于GTX吉比特收發(fā)器,通過調用IP核實現(xiàn)不同協(xié)議接口標準的物理層和數據鏈路層。本文介紹了PCI-E總線協(xié)議,分析數據鏈路層之上事務層的工作方式,設計通過事務層對包的組裝和解析,完成PIO方式和DMA方式的信息傳輸。通過對數據檢錯糾錯的校驗機制進行研究,介紹BCH碼理論基礎,敘述了編碼與解碼的公式推導。通過優(yōu)化設計方法,選用矩陣乘法實現(xiàn)BCH編碼部分,選用BM迭代算法和錢搜索算法實現(xiàn)BCH解碼部分。本文基于實驗室某雷達信號處理項目,針對雷達系統(tǒng)的性能需求和工作環(huán)境的限制等情況,討論實現(xiàn)高速高密度存儲系統(tǒng)的方案設計和具體實現(xiàn)方法。該系統(tǒng)采取閃存芯片組成存儲陣列,Xilinx公司Virtex-6系列FPGA芯片為控制芯片,通過流水和并行操作的方式實現(xiàn)了讀寫速率1.5GB/s、容量3TB、能夠通過PCI-E和Serial RapidIO等高速接口與單板機和雷達系統(tǒng)的其他功能模塊相互通信,同時設計并實現(xiàn)了一定糾錯能力的差錯控制編碼,達到高速高密度存儲系統(tǒng)的設計需求。經過大量實驗,得到的結果表明本文所設計的高速高密度存儲系統(tǒng)的各項性能指標滿足設計要求,保證在要求的環(huán)境中持續(xù)運作,系統(tǒng)穩(wěn)定且便于維護。
【關鍵詞】：固態(tài)存儲 PCI Express接口 BCH編碼 閃存控制模塊
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TP333
【目錄】：

• 摘要5-7
• ABSTRACT7-12
• 符號對照表12-13
• 縮略語對照表13-17
• 第一章 緒論17-23
• 1.1 研究背景和意義17
• 1.2 存儲系統(tǒng)的現(xiàn)狀和發(fā)展趨勢17-22
• 1.2.1 國外研究現(xiàn)狀17-19
• 1.2.2 國內研究現(xiàn)狀19-22
• 1.3 論文結構安排22-23
• 第二章 硬件方案設計23-33
• 2.1 存儲系統(tǒng)的需求分析23-25
• 2.1.1 存儲系統(tǒng)的功能需求23-24
• 2.1.2 存儲系統(tǒng)的技術指標24
• 2.1.3 存儲系統(tǒng)的方案設計24-25
• 2.2 存儲芯片的選型和簡介25-29
• 2.2.1 存儲芯片的選型25-26
• 2.2.2 存儲芯片的簡介26-29
• 2.3 主控芯片選型和介紹29-31
• 2.3.1 主控芯片F(xiàn)PGA的選型29-30
• 2.3.2 主控芯片的簡介30-31
• 2.4 高速接口設計31-32
• 2.5 本章小結32-33
• 第三章 系統(tǒng)功能方案設計33-45
• 3.1 系統(tǒng)軟件結構的總體設計33-34
• 3.2 嵌入式處理器Microblaze簡介34-38
• 3.2.1 通用輸入輸出設備（GPIO）35-36
• 3.2.2 中斷控制器（INTC）36-37
• 3.2.3 BRAM控制器37-38
• 3.3 基于Microblaze的系統(tǒng)搭建38-44
• 3.3.1 Microblaze體系結構38-40
• 3.3.2 Microblaze的總線接40-42
• 3.3.3 Microblaze的具體配置42-44
• 3.4 本章小結44-45
• 第四章 PCI-E控制模塊的設計45-59
• 4.1 PCI-E總線概述45-50
• 4.1.1 PCI-E總線的系統(tǒng)拓撲結構45-46
• 4.1.2 PCI-E總線的層次結構46-47
• 4.1.3 PCI-E總線的事務層邏輯結構47-49
• 4.1.4 PCI-E總線的中斷機制49-50
• 4.2 PCI-E端點IP核50-52
• 4.3 PCI-E BMD的設計與實現(xiàn)52-57
• 4.3.1 事務層發(fā)送引擎設計53-54
• 4.3.2 事務層接收引擎設計54-55
• 4.3.3 BMD控制器的驗證55-57
• 4.4 本章小結57-59
• 第五章 閃存控制模塊的設計59-69
• 5.1 閃存控制模塊方案設計59-65
• 5.1.1 閃存控制模塊功能概述59-60
• 5.1.2 閃存控制模塊的初始化60-61
• 5.1.3 擦除操作61-62
• 5.1.4 頁編程操作62-64
• 5.1.5 頁讀取操作64-65
• 5.2 Flash存儲陣列無效塊管理65-66
• 5.2.1 初始無效塊表的建立65-66
• 5.2.2 無效塊表的更新66
• 5.3 文件系統(tǒng)設計66-67
• 5.4 本章小結67-69
• 第六章 差錯控制編碼的設計69-81
• 6.1 差錯控制編碼的設計69-70
• 6.2 有限域乘法單元的設計70-72
• 6.3 BCH編碼器設計72-75
• 6.3.1 BCH編碼器設計72-73
• 6.3.2 BCH編碼器優(yōu)化與實現(xiàn)73-74
• 6.3.3 BCH編碼器接74-75
• 6.4 BCH譯碼器設計75-79
• 6.4.1 伴隨式S的計算75-76
• 6.4.2 錯誤位置多項式的求解76-78
• 6.4.3 錢搜索算法78
• 6.4.4 BCH譯碼器接78-79
• 6.5 本章小結79-81
• 第七章 結論和展望81-83
• 7.1 研究結論81
• 7.2 研究展望81-83
• 參考文獻83-85
• 致謝85-87
• 作者簡介87-88
• 1.基本情況87
• 2.教育背景87
• 3.攻讀碩士學位期間的研究成果87-88

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