應(yīng)用于PowerPC處理器的乘法器設(shè)計與驗證
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【摘要】:乘法器是PowerPC處理器芯片的重要運算部件之一。由于傳統(tǒng)的乘法器延遲時間長,往往是系統(tǒng)的瓶頸。因此,本文旨在設(shè)計一款高性能乘法器,為主頻為400MHz的PowerPC處理器芯片提供硬件加速。通過深入了解乘法器的原理和算法,本文將乘法器劃分為部分積產(chǎn)生模塊、部分積壓縮模塊和部分積最終求和模塊,設(shè)計了符合高性能要求的電路結(jié)構(gòu)。其中,在部分積的產(chǎn)生方面,采用改進(jìn)的基為4的Booth編碼和由傳輸門構(gòu)成的選擇器生成部分積,使得Booth編碼電路的延遲時間明顯減少;在部分積的壓縮方面,采用了由高度對稱的同或電路和選擇器組成的高性能4:2壓縮器和3:2壓縮器結(jié)構(gòu),使得壓縮器的電路延遲時間較小,同時使壓縮器的輸出得到很好的均衡;在最后的求和階段,采用了組間進(jìn)位和組內(nèi)進(jìn)位都并行的超前進(jìn)位加法器提高了求和的速度。在乘法器的實現(xiàn)架構(gòu)上,本文采用流水線技術(shù),使乘法器的最高工作頻率得到提高。本文完成了乘法器模塊級仿真驗證,并采用SMIC0.18μm工藝進(jìn)行了系統(tǒng)級的仿真驗證。仿真結(jié)果表明,本文的乘法器功能正確,在兩級流水線中,較長一級的延遲時間是1.364ns,能夠在400MHz下工作,滿足了PowerPC處理器的要求。仿真結(jié)果表明,本課題所設(shè)計的乘法器滿足設(shè)計指標(biāo)要求。
【關(guān)鍵詞】:乘法器 PowerPC處理器 Booth編碼 壓縮器 流水線
【學(xué)位授予單位】:東南大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2015
【分類號】:TP332.22
【目錄】:
- 摘要5-6
- Abstract6-9
- 第一章 緒論9-13
- 1.1 研究背景與意義9-10
- 1.2 乘法器的研究現(xiàn)狀10-11
- 1.3 研究內(nèi)容與設(shè)計指標(biāo)11-12
- 1.3.1 研究內(nèi)容11-12
- 1.3.2 設(shè)計指標(biāo)12
- 1.4 論文組織12-13
- 第二章 乘法器的基本原理與實現(xiàn)方法13-21
- 2.1 乘法器的基本原理13-14
- 2.2 迭代乘法器14-15
- 2.3 陣列乘法器15-20
- 2.3.1 線性乘法器15-16
- 2.3.2 Wallace乘法器16-18
- 2.3.3 OS乘法器18-19
- 2.3.4 Dadda乘法器19-20
- 2.4 本章小結(jié)20-21
- 第三章 Booth算法乘法器21-49
- 3.1 Booth算法21-25
- 3.1.1 Booth算法的基本原理21-23
- 3.1.2 基4的Booth算法23-25
- 3.2 基4的Booth算法乘法器的實現(xiàn)25-30
- 3.2.1 一般乘法器的設(shè)計25-27
- 3.2.2 本文乘法器的設(shè)計27-30
- 3.3 Booth乘法器的具體實現(xiàn)結(jié)構(gòu)30-47
- 3.3.1 流水線技術(shù)30-31
- 3.3.2 Booth編碼電路的優(yōu)化與實現(xiàn)31-36
- 3.3.3 壓縮器結(jié)構(gòu)的優(yōu)化與實現(xiàn)36-42
- 3.3.4 40位超前進(jìn)位加法器的設(shè)計與實現(xiàn)42-46
- 3.3.5 部分積取反的實現(xiàn)46-47
- 3.4 本章小結(jié)47-49
- 第四章 Booth算法乘法器的驗證49-61
- 4.1 模塊級的仿真驗證49-53
- 4.2 系統(tǒng)級的仿真驗證平臺53-56
- 4.2.1 基于SystemVerilog語言的驗證平臺54-55
- 4.2.2 基于Verilog語言的驗證平臺55-56
- 4.3 系統(tǒng)級的仿真驗證56-59
- 4.3.1 系統(tǒng)級的前仿真驗證57-58
- 4.3.2 系統(tǒng)級的后仿真驗證58-59
- 4.4 本章小結(jié)59-61
- 第五章 總結(jié)與展望61-63
- 5.1 總結(jié)61
- 5.2 展望61-63
- 致謝63-65
- 參考文獻(xiàn)65-67
- 攻讀碩士學(xué)位期間發(fā)表的論文67
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,本文編號:907995
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