本文關(guān)鍵詞：16位高性能CPU的Cache設(shè)計(jì)

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【摘要】：隨著微電子、半導(dǎo)體制造及計(jì)算機(jī)技術(shù)的發(fā)展，中央處理單元與主存儲(chǔ)器的性能在不斷的提升，，而主存儲(chǔ)器速度的提升落后于中央處理單元處理速度的提高，這一差距的不斷增大影響了微處理器整體性能。高速緩沖存儲(chǔ)器(Cache)技術(shù)是為了解決這一速度匹配問題而采用的一項(xiàng)關(guān)鍵技術(shù)，本文基于此進(jìn)行Cache研究。 課題設(shè)計(jì)的指令Cache系統(tǒng)是基于大唐微電子技術(shù)有限公司自主研發(fā)的16位高性能CPU內(nèi)核DMT251，設(shè)計(jì)實(shí)現(xiàn)了指令Cache系統(tǒng)來優(yōu)化DMT251內(nèi)核的性能。該內(nèi)核采用三級(jí)流水線結(jié)構(gòu)，指令集功能強(qiáng)大，主要處理16位指令，可兼容處理8位、24位、32位指令，適用于各種智能卡應(yīng)用。與處理定長(zhǎng)指令CPU的Cache不同，DMT251可處理非定長(zhǎng)指令，因而在Cache設(shè)計(jì)中導(dǎo)致了邊界問題，這是本課題的設(shè)計(jì)難點(diǎn)與關(guān)鍵技術(shù)。 論文首先回顧了Cache技術(shù)的發(fā)展歷程，綜述了Cache技術(shù)研究現(xiàn)狀，總結(jié)了Cache技術(shù)的重要變革和關(guān)鍵創(chuàng)新，詳盡介紹了Cache原理，同時(shí)說明了研究使用的IC設(shè)計(jì)方法與流程。本文使用4KB指令Cache容量、選擇直接映射方式完成地址映射，完成了指令Cache的結(jié)構(gòu)劃分、工作流程設(shè)計(jì)、地址映射流程及Cache狀態(tài)機(jī)等設(shè)計(jì)。課題采用自頂向下的IC設(shè)計(jì)方法，使用Verilog硬件描述語言編寫完成指令Cache功能的RTL級(jí)代碼。使用從flash直接取指令的方式解決非定長(zhǎng)指令導(dǎo)致的邊界問題。 本文對(duì)設(shè)計(jì)實(shí)現(xiàn)的指令Cache在模塊級(jí)和系統(tǒng)級(jí)進(jìn)行了仿真驗(yàn)證，從仿真波形中表明了指令Cache系統(tǒng)達(dá)到了設(shè)計(jì)的功能要求。論文還從理論性能計(jì)算和仿真驗(yàn)證對(duì)比分析了Cache、Ibuf和從flash直接取指令三種方式的表現(xiàn)，結(jié)果表明指令Cache在CPU長(zhǎng)時(shí)間運(yùn)行程序時(shí)對(duì)系統(tǒng)性能有明顯的改善，設(shè)計(jì)的指令Cache達(dá)到了課題的預(yù)期目的。
【關(guān)鍵詞】：Cache 16位CPU 直接映射 非定長(zhǎng)指令 Verilog硬件描述語言
【學(xué)位授予單位】：中國(guó)地質(zhì)大學(xué)（北京）
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP332
【目錄】：

• 摘要5-6
• Abstract6-9
• 第1章 引言9-12
• 1.1 課題研究背景、目的及意義9-10
• 1.2 課題研究?jī)?nèi)容、方法及預(yù)期結(jié)果10
• 1.3 課題主要工作10
• 1.4 論文章節(jié)安排10-12
• 第2章 Cache 技術(shù)研究與發(fā)展綜述12-20
• 2.1 Cache 技術(shù)發(fā)展歷程12-13
• 2.2 Cache 技術(shù)綜述13-19
• 2.2.1 早期 Cache 技術(shù)14-15
• 2.2.2 單核多級(jí) Cache 技術(shù)15-16
• 2.2.3 多核多級(jí) Cache 技術(shù)16-19
• 2.3 本章小結(jié)19-20
• 第3章 Cache 技術(shù)原理20-32
• 3.1 Cache 原理20-29
• 3.1.1 Cache 基本結(jié)構(gòu)20
• 3.1.2 Cache 工作原理20
• 3.1.3 Cache 映射方式20-27
• 3.1.4 Cache 替換算法27-28
• 3.1.5 Cache 讀寫策略28-29
• 3.2 Cache 性能介紹29-30
• 3.2.1 處理器性能29
• 3.2.2 Cache 性能29-30
• 3.3 Cache 優(yōu)化方法30-31
• 3.4 本章小結(jié)31-32
• 第4章 IC 設(shè)計(jì)方法32-35
• 4.1 ASIC 設(shè)計(jì)32-34
• 4.2 FPGA 設(shè)計(jì)34
• 4.3 本章小結(jié)34-35
• 第5章 16 位 CPU 的 Cache 設(shè)計(jì)與實(shí)現(xiàn)35-50
• 5.1 DMT251 內(nèi)核簡(jiǎn)介35-36
• 5.2 指令 Cache 設(shè)計(jì)與實(shí)現(xiàn)36-48
• 5.2.1 Cache 系統(tǒng)框圖及說明36-37
• 5.2.2 Cache 結(jié)構(gòu)設(shè)計(jì)37-39
• 5.2.3 Cache 工作流程39-40
• 5.2.4 Cache 設(shè)計(jì)指標(biāo)及地址映射方式40-43
• 5.2.5 Cache 系統(tǒng)狀態(tài)機(jī)設(shè)計(jì)43-46
• 5.2.6 Cache 系統(tǒng)功能時(shí)序46-48
• 5.3 本章小結(jié)48-50
• 第6章 仿真驗(yàn)證與性能分析50-61
• 6.1 功能仿真驗(yàn)證51-55
• 6.2 理論性能分析55-57
• 6.3 性能仿真驗(yàn)證對(duì)比57-60
• 6.4 本章小結(jié)60-61
• 第7章 總結(jié)與展望61-62
• 致謝62-63
• 參考文獻(xiàn)63-66
• 附錄66-80

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前9條

1 徐文苑;武曉島;謝學(xué)軍;;透過專利看微處理器的技術(shù)發(fā)展(九)——多核處理器中Cache專利技術(shù)分析[J];中國(guó)集成電路;2009年09期

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6 包爾固德;李偉生;范東睿;楊揚(yáng);馬嘯宇;;Godson-T眾核體系結(jié)構(gòu)上的Broadcast性能優(yōu)化[J];計(jì)算機(jī)研究與發(fā)展;2010年03期

7 韓立敏;安建峰;高德遠(yuǎn);樊曉椏;任向隆;;眾核處理器cache一致性研究綜述[J];計(jì)算機(jī)應(yīng)用研究;2012年11期

8 武曉島;于鵬;謝學(xué)軍;;透過專利看微處理器的技術(shù)發(fā)展(二)——Cache專利布局[J];中國(guó)集成電路;2009年02期

9 武楊;;高速緩沖存儲(chǔ)器Cache設(shè)計(jì)的關(guān)鍵技術(shù)分析[J];中國(guó)科技信息;2006年07期

本文編號(hào)：795361