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16位高性能CPU的Cache設計

發(fā)布時間:2017-09-05 02:42

  本文關鍵詞:16位高性能CPU的Cache設計


  更多相關文章: Cache 16位CPU 直接映射 非定長指令 Verilog硬件描述語言


【摘要】:隨著微電子、半導體制造及計算機技術的發(fā)展,中央處理單元與主存儲器的性能在不斷的提升,,而主存儲器速度的提升落后于中央處理單元處理速度的提高,這一差距的不斷增大影響了微處理器整體性能。高速緩沖存儲器(Cache)技術是為了解決這一速度匹配問題而采用的一項關鍵技術,本文基于此進行Cache研究。 課題設計的指令Cache系統(tǒng)是基于大唐微電子技術有限公司自主研發(fā)的16位高性能CPU內核DMT251,設計實現(xiàn)了指令Cache系統(tǒng)來優(yōu)化DMT251內核的性能。該內核采用三級流水線結構,指令集功能強大,主要處理16位指令,可兼容處理8位、24位、32位指令,適用于各種智能卡應用。與處理定長指令CPU的Cache不同,DMT251可處理非定長指令,因而在Cache設計中導致了邊界問題,這是本課題的設計難點與關鍵技術。 論文首先回顧了Cache技術的發(fā)展歷程,綜述了Cache技術研究現(xiàn)狀,總結了Cache技術的重要變革和關鍵創(chuàng)新,詳盡介紹了Cache原理,同時說明了研究使用的IC設計方法與流程。本文使用4KB指令Cache容量、選擇直接映射方式完成地址映射,完成了指令Cache的結構劃分、工作流程設計、地址映射流程及Cache狀態(tài)機等設計。課題采用自頂向下的IC設計方法,使用Verilog硬件描述語言編寫完成指令Cache功能的RTL級代碼。使用從flash直接取指令的方式解決非定長指令導致的邊界問題。 本文對設計實現(xiàn)的指令Cache在模塊級和系統(tǒng)級進行了仿真驗證,從仿真波形中表明了指令Cache系統(tǒng)達到了設計的功能要求。論文還從理論性能計算和仿真驗證對比分析了Cache、Ibuf和從flash直接取指令三種方式的表現(xiàn),結果表明指令Cache在CPU長時間運行程序時對系統(tǒng)性能有明顯的改善,設計的指令Cache達到了課題的預期目的。
【關鍵詞】:Cache 16位CPU 直接映射 非定長指令 Verilog硬件描述語言
【學位授予單位】:中國地質大學(北京)
【學位級別】:碩士
【學位授予年份】:2014
【分類號】:TP332
【目錄】:
  • 摘要5-6
  • Abstract6-9
  • 第1章 引言9-12
  • 1.1 課題研究背景、目的及意義9-10
  • 1.2 課題研究內容、方法及預期結果10
  • 1.3 課題主要工作10
  • 1.4 論文章節(jié)安排10-12
  • 第2章 Cache 技術研究與發(fā)展綜述12-20
  • 2.1 Cache 技術發(fā)展歷程12-13
  • 2.2 Cache 技術綜述13-19
  • 2.2.1 早期 Cache 技術14-15
  • 2.2.2 單核多級 Cache 技術15-16
  • 2.2.3 多核多級 Cache 技術16-19
  • 2.3 本章小結19-20
  • 第3章 Cache 技術原理20-32
  • 3.1 Cache 原理20-29
  • 3.1.1 Cache 基本結構20
  • 3.1.2 Cache 工作原理20
  • 3.1.3 Cache 映射方式20-27
  • 3.1.4 Cache 替換算法27-28
  • 3.1.5 Cache 讀寫策略28-29
  • 3.2 Cache 性能介紹29-30
  • 3.2.1 處理器性能29
  • 3.2.2 Cache 性能29-30
  • 3.3 Cache 優(yōu)化方法30-31
  • 3.4 本章小結31-32
  • 第4章 IC 設計方法32-35
  • 4.1 ASIC 設計32-34
  • 4.2 FPGA 設計34
  • 4.3 本章小結34-35
  • 第5章 16 位 CPU 的 Cache 設計與實現(xiàn)35-50
  • 5.1 DMT251 內核簡介35-36
  • 5.2 指令 Cache 設計與實現(xiàn)36-48
  • 5.2.1 Cache 系統(tǒng)框圖及說明36-37
  • 5.2.2 Cache 結構設計37-39
  • 5.2.3 Cache 工作流程39-40
  • 5.2.4 Cache 設計指標及地址映射方式40-43
  • 5.2.5 Cache 系統(tǒng)狀態(tài)機設計43-46
  • 5.2.6 Cache 系統(tǒng)功能時序46-48
  • 5.3 本章小結48-50
  • 第6章 仿真驗證與性能分析50-61
  • 6.1 功能仿真驗證51-55
  • 6.2 理論性能分析55-57
  • 6.3 性能仿真驗證對比57-60
  • 6.4 本章小結60-61
  • 第7章 總結與展望61-62
  • 致謝62-63
  • 參考文獻63-66
  • 附錄66-80

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前9條

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2 李浩;謝倫國;;片上多處理器末級Cache優(yōu)化技術研究[J];計算機研究與發(fā)展;2012年S1期

3 所光;楊學軍;;多核處理機系統(tǒng)Cache管理技術研究現(xiàn)狀[J];計算機工程與科學;2010年07期

4 徐衛(wèi)志;宋風龍;劉志勇;范東睿;余磊;張帥;;眾核處理器片上同步機制和評估方法研究[J];計算機學報;2010年10期

5 吳俊杰;楊學軍;;非一致Cache體系結構技術綜述[J];計算機工程與科學;2011年02期

6 包爾固德;李偉生;范東睿;楊揚;馬嘯宇;;Godson-T眾核體系結構上的Broadcast性能優(yōu)化[J];計算機研究與發(fā)展;2010年03期

7 韓立敏;安建峰;高德遠;樊曉椏;任向隆;;眾核處理器cache一致性研究綜述[J];計算機應用研究;2012年11期

8 武曉島;于鵬;謝學軍;;透過專利看微處理器的技術發(fā)展(二)——Cache專利布局[J];中國集成電路;2009年02期

9 武楊;;高速緩沖存儲器Cache設計的關鍵技術分析[J];中國科技信息;2006年07期



本文編號:795361

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