本文關(guān)鍵詞：基于雙PLB總線DDR2存儲控制器的設(shè)計與驗證

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【摘要】：隨著電子技術(shù)的快速發(fā)展,電子產(chǎn)業(yè)各領(lǐng)域?qū)Υ鎯ζ鞯男枨笤絹碓酱?對存儲器性能的要求也越來越高。DDR2存儲控制器憑借其高效的傳輸速率、低功耗、可靠和安全等優(yōu)勢成為最佳選擇,廣泛應(yīng)用于通用計算機(jī)和高端嵌入式系統(tǒng)中。DDR2存儲控制器是實現(xiàn)了DDR2內(nèi)存訪問的控制接口,具有復(fù)雜的時序和結(jié)構(gòu)。通過對DDR2存儲技術(shù)和CoreConnect總線的規(guī)范和相關(guān)技術(shù)的學(xué)習(xí)和研究,為了提高存儲器的性能,增加存儲的帶寬利用,本文提出了一種基于雙PLB總線的DDR2存儲控制器的設(shè)計。本文設(shè)計的DDR2存儲控制器兼容國際標(biāo)準(zhǔn),功能全面。其較高的設(shè)計難度,為提升自主內(nèi)存設(shè)計提供了一定的積累經(jīng)驗。論文的主要工作集中在DDR2存儲控制器及雙PLB總線接口等關(guān)鍵模塊的設(shè)計、功能驗證平臺的搭建及驗證的實施、驗證覆蓋率的驗證等幾個方面。本文首先使用硬件描述語言Verilog,遵循先進(jìn)的自頂向下的設(shè)計思想實現(xiàn)對DDR2存儲控制器的設(shè)計,實現(xiàn)了數(shù)據(jù)的高速率正確傳輸,高達(dá)333MHz,帶寬最高達(dá)到5.32GB/sec。然后通過對CoreConnect總線的研究,采用PLB總線設(shè)計了雙PLB總線接口,將帶寬的利用率高到83%,可根據(jù)具體應(yīng)用配置成單PLB接口,提高了應(yīng)用的靈活性。接著通過對功能驗證原理和驗證平臺結(jié)構(gòu)的學(xué)習(xí)和研究,搭建了DDR2存儲控制器的仿真驗證平臺,設(shè)計編寫了平臺中的總線功能模型組件和各功能驗證測試項,完成了基于總線功能模型的DDR2存儲控制器的仿真驗證。最后,對設(shè)計的功能驗證進(jìn)行覆蓋率驗證,覆蓋率達(dá)到90%以上,達(dá)到驗證要求。本文完成了對DDR2存儲控制器的設(shè)計,重點對雙PLB總線接口進(jìn)行了研究和設(shè)計,提高了存儲控制器的性能。通過搭建仿真平臺和相應(yīng)的功能模型,對存儲控制器的功能進(jìn)行了功能驗證以及驗證覆蓋率的驗證和分析,保證了設(shè)計正確性。最終完整的實現(xiàn)了基于雙PLB總線接口的DDR2存儲控制器的功能。
【關(guān)鍵詞】：DDR2存儲控制器 CoreConnect總線 雙PLB總線接口 驗證 覆蓋率
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-12
• 符號對照表12-13
• 縮略語對照表13-17
• 第一章 緒論17-21
• 1.1 研究背景17-18
• 1.2 研究意義及主要工作18-19
• 1.3 本文的研究內(nèi)容19-21
• 第二章 DDR2 SDRAM控制器及CoreConnect總線21-39
• 2.1 DDR SDRAM技術(shù)的發(fā)展21-23
• 2.2 DDR2 SDRAM存儲器簡介23-31
• 2.2.1 DDR2 SDRAM基本結(jié)構(gòu)23-25
• 2.2.2 DDR2 SDRAM基本特征25-26
• 2.2.3 DDR2 SDRAM工作原理26-31
• 2.3 CoreConnect總線31-37
• 2.3.1 PLB總線協(xié)議規(guī)范33-35
• 2.3.2 OPB總線協(xié)議規(guī)范35-36
• 2.3.3 DCR總線協(xié)議規(guī)范36-37
• 2.4 本章小結(jié)37-39
• 第三章 DDR2 SDRAM控制器設(shè)計39-69
• 3.1 DDR2 SDRAM控制器設(shè)計流程39-40
• 3.2 功能概述40-43
• 3.2.1 功能簡介40
• 3.2.2 特征描述40-42
• 3.2.3 系統(tǒng)應(yīng)用42
• 3.2.4 功能框圖42-43
• 3.3 DDR2 SDRAM控制器詳細(xì)設(shè)計43-66
• 3.3.1 雙PLB從接口43-49
• 3.3.2 PLB從接口模塊49-56
• 3.3.3 DCR寄存器配置接口模塊56
• 3.3.4 DDR2控制模塊56-65
• 3.3.5 時鐘復(fù)位模塊65
• 3.3.6 DDR2 SDRAM寫數(shù)據(jù)通道65-66
• 3.3.7 DDR2 SDRAM讀數(shù)據(jù)通道66
• 3.3.8 DDRL互連模塊66
• 3.4 寄存器配置及初始化66-68
• 3.4.1 設(shè)備配置66
• 3.4.2 上電復(fù)位后的初始化配置66-67
• 3.4.3 初始化配置后再配置67
• 3.4.4 DDR2 SDRAM初始化67-68
• 3.5 本章小結(jié)68-69
• 第四章 仿真驗證69-99
• 4.1 功能驗證介紹69-76
• 4.1.2 IP/模塊級驗證71-72
• 4.1.3 軟硬協(xié)同驗證72-76
• 4.2 驗證流程76-77
• 4.3 驗證環(huán)境及驗證平臺77-79
• 4.3.1 驗證環(huán)境77
• 4.3.2 驗證平臺搭建77-78
• 4.3.3 驗證方法78
• 4.3.4 驗證文件結(jié)構(gòu)78-79
• 4.4 功能模型實現(xiàn)79-80
• 4.4.1 PLB功能模型79-80
• 4.4.2 DCR功能模型80
• 4.5 驗證方案80-82
• 4.5.1 驗證項策劃80-81
• 4.5.2 驗證步驟81-82
• 4.6 典型驗證用例分析82-94
• 4.6.1 寄存器復(fù)位驗證82-83
• 4.6.2 寄存器讀寫驗證83
• 4.6.3 初始化83-84
• 4.6.4 單拍傳輸84-86
• 4.6.5 4字line傳輸86-88
• 4.6.6 雙字BURST88-91
• 4.6.7 四字BURST傳輸91-93
• 4.6.8 大量數(shù)據(jù)讀寫對比驗證93-94
• 4.7 仿真的覆蓋率94-97
• 4.8 本章小結(jié)97-99
• 第五章 總結(jié)與期望99-101
• 參考文獻(xiàn)101-103
• 致謝103-105
• 作者簡介105-106

【參考文獻(xiàn)】

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 舒展;DDR2控制器IP的設(shè)計與FPGA實現(xiàn)[D];合肥工業(yè)大學(xué);2009年

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本文編號：732079