本文關鍵詞：高性能DSP內核二級Cache的時序優(yōu)化

  更多相關文章： 物理設計 時序優(yōu)化 時鐘偏差 電路設計 脈沖觸發(fā)器

【摘要】：YHFT-XX是一款由國防科技大學自主研發(fā)的高性能八核DSP(Digital Signal Processor)芯片,其內核的性能要求是在Worst Corner下獲得1GHz的高頻設計目標。作為整個內核的緩存存儲中心,二級Cache占一個內核總面積的一半左右,因此該模塊的設計將嚴重影響到整個DSP內核的時序收斂。本文對YHFT-XX DSP內核中的二級Cache模塊進行了物理設計時序優(yōu)化,主要研究工作分為以下三點:1)針對二級Cache中數(shù)據(jù)存儲體部分占用面積較大、SRAM數(shù)量較多的特點,對該部分進行固化設計。數(shù)據(jù)存儲體的固化過程,分別從三個方面著手:第一是在布局方面,調整數(shù)據(jù)存儲體的布局結構,對矩形和側凹形布局方案進行對比。實驗結果表明,側凹形的布局方案在布線資源的分配和關鍵路徑的優(yōu)化方面具有較高的優(yōu)越性。第二是對時鐘樹設計,對比了自動時鐘樹綜合、手動時鐘樹設計和多時鐘源設計三種時鐘樹結構。分析結果表明多時鐘源設計方法,時鐘結構最簡單、占用的布線資源最少,且能平衡宏模塊建立時間和保持時間之間的關系。第三是寄存器組的替換。根據(jù)數(shù)據(jù)輸出規(guī)整化的特點,用16位位寬的脈沖觸發(fā)器代替16位位寬的寄存器組,利用負的建立時間使內部reg2reg路徑時序優(yōu)化了12.2%,reg2out的絕對路徑延時縮短了40ps,并使總功耗優(yōu)化了12%。2)針對二級Cache控制器中存在大量寄存器(寄存器約占標準單元總數(shù)的20%)的特點,對行為級代碼的流水結構進行分析。根據(jù)分析結果,對宏模塊和大數(shù)據(jù)位寬的寄存器組進行手動處理,并將部分reg2out的寄存器組向輸出端口處拉近。在其內部還存在幾組寄存器陣列,根據(jù)延時模型采用電路設計的方法獲得該部分的網表,并用手動和自動相結合的方式對寄存器陣列進行布局。相比傳統(tǒng)的自動時序優(yōu)化,上述優(yōu)化方法使關鍵路徑優(yōu)化了35.6%,總的路徑違反數(shù)減少了22%。3)針對二級Cache布局布線后仍存在部分時序違反的情況,利用有用時鐘偏差繼續(xù)對時序進行優(yōu)化。利用TCL語言實現(xiàn)時鐘偏差的自動化補償算法,該算法主要是加大當前關鍵路徑的正時鐘偏差(縮小負時鐘偏差)。通過對當前關鍵路徑和下一棧的時序進行統(tǒng)計分析,在關鍵路徑的公共時鐘路徑上插入緩沖器,增加時鐘路徑的延時。應用結果表明,該算法使關鍵路徑的時序優(yōu)化了15.8%,違反路徑的總條數(shù)減少了33.5%。
【關鍵詞】：物理設計 時序優(yōu)化 時鐘偏差 電路設計 脈沖觸發(fā)器
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP332;TP333
【目錄】：

• 摘要9-10
• ABSTRACT10-12
• 第一章 緒論12-18
• 1.1 研究背景12-13
• 1.2 國內外相關研究13-15
• 1.3 課題研究內容與意義15-17
• 1.4 本文組織結構17-18
• 第二章 二級Cache數(shù)據(jù)存儲體的固化設計18-38
• 2.1 數(shù)據(jù)存儲體結構18-19
• 2.2 常規(guī)設計的布局優(yōu)化19-23
• 2.2.1 布局規(guī)劃19-20
• 2.2.2 存儲體的布局20-22
• 2.2.3 寄存器的擺放22-23
• 2.3 數(shù)據(jù)存儲體時鐘樹的設計23-33
• 2.3.1 時鐘樹綜合的自動實現(xiàn)23-25
• 2.3.2 常規(guī)手動時鐘樹的設計實現(xiàn)25-29
• 2.3.3 多時鐘源的設計29-31
• 2.3.4 三種時鐘樹設計結果分析31-33
• 2.4 基于脈沖觸發(fā)器的設計實現(xiàn)33-37
• 2.4.1 脈沖觸發(fā)器結構分析33-35
• 2.4.2 帶數(shù)據(jù)選擇顯式脈沖觸發(fā)器的實現(xiàn)35-36
• 2.4.3 應用結果對比分析36-37
• 2.5 本章小結37-38
• 第三章 二級Cache控制器流水線的物理級優(yōu)化38-52
• 3.1 時序優(yōu)化策略38-39
• 3.2 二級Cache控制器流水結構分析及布局39-42
• 3.2.1 Cache控制器流水結構分析40
• 3.2.2 與L2_databanks相鄰的寄存器布局40-41
• 3.2.3 端口處寄存器的放置41-42
• 3.3 寄存器陣列的分析及優(yōu)化42-50
• 3.3.1 延時模型42-46
• 3.3.2 寄存器陣列的電路設計及優(yōu)化46-50
• 3.4 優(yōu)化結果對比50-51
• 3.5 本章小結51-52
• 第四章 二級Cache布線后時鐘偏差自動化補償算法實現(xiàn)52-67
• 4.1 自動有用時鐘偏差的實現(xiàn)52-54
• 4.1.1 使用方法52-53
• 4.1.2 實現(xiàn)過程53-54
• 4.2 布線后時鐘偏差補償算法的實現(xiàn)54-63
• 4.2.1 算法的基本思想54-57
• 4.2.2 算法實現(xiàn)57-63
• 4.3 優(yōu)化結果對比分析63-66
• 4.3.1 算法優(yōu)化效果對比分析63-65
• 4.3.2 三種方法整體效果對比分析65-66
• 4.4 本章小結66-67
• 第五章 結束語67-69
• 5.1 全文工作總結67-68
• 5.2 工作展望68-69
• 致謝69-71
• 參考文獻71-74
• 作者在校期間取得的學術成果74

【相似文獻】

中國期刊全文數(shù)據(jù)庫 前10條

1 劉美華,古志民,曹元大;Load Balancing Algorithm for Cache Cluster[J];Journal of Beijing Institute of Technology(English Edition);2003年04期

2 趙學梅,葉以正,李曉明,時銳;一種低功耗高性能的滑動Cache方案[J];計算機研究與發(fā)展;2004年11期

3 ;Design and Implementation of Hierarchy Cache Using Pagefile[J];Wuhan University Journal of Natural Sciences;2004年06期

4 VioLin;高容量L2Cache=高性能嗎[J];電腦應用文萃;2004年10期

5 VioLin;電腦設備加速之Cache談[J];電腦應用文萃;2004年11期

6 杜紅燕,田興彥,田新華;一種新穎的軟件可控Cache優(yōu)化方法[J];計算機工程與應用;2005年21期

7 ;A Novel Cache Invalidation Scheme for Mobile Networks[J];Wuhan University Journal of Natural Sciences;2006年02期

8 唐雙燕;楊云仙;劉偉;;IA-32CPU Cache的一種特殊應用[J];軟件導刊;2006年15期

9 楊君;李曦;仲力;周學海;;一種新型的嵌入式X路組相聯(lián)cache結構[J];中國科學技術大學學報;2007年02期

10 趙昊翔;;從程序員的角度看Cache[J];程序員;2008年09期

中國重要會議論文全文數(shù)據(jù)庫 前10條

1 所光;楊學軍;;雙核處理器性能最優(yōu)的共享Cache劃分[A];2008年全國開放式分布與并行計算機學術會議論文集(上冊)[C];2008年

2 石文強;倪曉強;金作霖;張民選;;Cache動態(tài)插入策略模型研究[A];第十五屆計算機工程與工藝年會暨第一屆微處理器技術論壇論文集（B輯）[C];2011年

3 汪騰;楊少軍;;一種高效的指令Cache的結構[A];中國聲學學會2001年青年學術會議[CYCA'01]論文集[C];2001年

4 ;Application of cache in Data Access Performance Optimization[A];2011年全國電子信息技術與應用學術會議論文集[C];2011年

5 李凡;李建中;何震瀛;;XML數(shù)據(jù)Cache策略研究[A];第二十二屆中國數(shù)據(jù)庫學術會議論文集（技術報告篇）[C];2005年

6 ;Research on WEB Cache Prediction Recommend Mechanism Based on Usage Pattern[A];中國電子學會第十五屆信息論學術年會暨第一屆全國網絡編碼學術年會論文集（上冊）[C];2008年

7 宋杰;欒影;王廣奇;于戈;王大玲;;OR-Cache:一種有效的對象-關系映射模型[A];第二十三屆中國數(shù)據(jù)庫學術會議論文集（技術報告篇）[C];2006年

8 張承義;郭維;周宏偉;;Cache漏流功耗的自適應優(yōu)化:動態(tài)容量調整[A];第十五屆計算機工程與工藝年會暨第一屆微處理器技術論壇論文集（B輯）[C];2011年

9 鄭涵;吳英;丁曉東;樂嘉錦;;基于Web的個性化智能Cache庫[A];第二十屆全國數(shù)據(jù)庫學術會議論文集（技術報告篇）[C];2003年

10 周旋;馮玉才;李碧波;孫小薇;;多服務器DBMS的Cache管理[A];數(shù)據(jù)庫研究與進展95——第十三屆全國數(shù)據(jù)庫學術會議論文集[C];1995年

中國重要報紙全文數(shù)據(jù)庫 前10條

1 上海 李超;什么是Cache[N];電腦報;2001年

2 徐春梅;國際品牌進入中國：適應是關鍵[N];中國經營報;2006年

3 劉昌勇;小緩存里的大學問[N];中國電腦教育報;2004年

4 超頻者;K7-650（0015）最新實超報告[N];大眾科技報;2000年

5 ;阿萌小辭典[N];電腦報;2004年

6 山東 黃家貞;富有個性的離線瀏覽器——CacheX[N];電腦報;2001年

7 中國計算機報測試實驗室 王炳晨;Duron抵京，Thunderbird爭宏[N];中國計算機報;2000年

8 廣東 李鋒;妙用 Cache 優(yōu)化 Windows 2000[N];電腦報;2001年

9 巖公;電信網加速不難[N];中國計算機報;2003年

10 北京共創(chuàng)開源軟件股份有限公司 董孝峰;共創(chuàng)NC的設計與實現(xiàn)[N];中國計算機報;2004年

中國博士學位論文全文數(shù)據(jù)庫 前10條

1 黃安文;面向延遲優(yōu)化的多核處理器Cache數(shù)據(jù)管理機制研究[D];國防科學技術大學;2013年

2 張軼;多核實時操作系統(tǒng)關鍵技術研究[D];東北大學;2014年

3 鄭重;異構眾核體系結構Cache功耗和性能優(yōu)化關鍵技術研究[D];國防科學技術大學;2014年

4 周宏偉;微處理器中Cache漏流功耗的體系結構級優(yōu)化技術研究[D];國防科學技術大學;2007年

5 田新華;面向性能優(yōu)化的壓縮cache技術研究[D];國防科學技術大學;2007年

6 陳黎明;嵌入式微處理器中動態(tài)可配置Cache結構的研究[D];華中科技大學;2009年

7 付雄;利用程序分析和優(yōu)化提高Cache性能[D];中國科學技術大學;2007年

8 賈小敏;多核處理器片上Cache訪問行為分析與優(yōu)化機制研究[D];國防科學技術大學;2011年

9 唐軼軒;面向多線程應用的Cache優(yōu)化策略及并行模擬研究[D];中國科學技術大學;2012年

10 項曉燕;體系結構級Cache功耗優(yōu)化技術研究[D];浙江大學;2013年

中國碩士學位論文全文數(shù)據(jù)庫 前10條

1 舒晰;支持多媒體計算的可重構Cache研究與設計[D];湖南大學;2008年

2 楊向峰;一種32位DSP cache的設計與驗證技術研究[D];江南大學;2008年

3 蘇小昆;基于Tournament Caching的低功耗動態(tài)可重構Cache研究[D];湖南大學;2009年

4 郝玉艷;嵌入式系統(tǒng)中低功耗Cache的研究與設計[D];湖南大學;2009年

5 潘麗君;動態(tài)二進制翻譯器中Code Cache管理策略的研究與分析[D];上海交通大學;2009年

6 劉彬;基于路暫停方法的高性能低功耗Cache研究[D];湖南大學;2007年

7 彭方;路預測與可重構Cache的自適應低能耗算法研究[D];湖南大學;2008年

8 胡濤;面向存儲器完整性驗證的Cache設計[D];華中科技大學;2011年

9 劉清;嵌入式系統(tǒng)中低功耗可重構Cache的研究與設計[D];湖南大學;2012年

10 李冬妮;嵌入式系統(tǒng)中低功耗Cache的重構技術研究[D];湖南大學;2012年

，

本文編號：656583