本文關(guān)鍵詞：面向外設(shè)管理的微處理器硬件多線程擴展

  更多相關(guān)文章： 細粒度多線程 線程調(diào)度 實時性 中斷響應(yīng)延遲 中斷處理時間

【摘要】：近年來,物聯(lián)網(wǎng)技術(shù)發(fā)展迅速,廣泛地應(yīng)用于社會生活,如智能家居、醫(yī)療電子、汽車電子等。物聯(lián)網(wǎng)技術(shù)本質(zhì)上是傳感器控制系統(tǒng),其利用大量傳感器設(shè)備去采集事物的信息,傳感器設(shè)備一般具有實時性要求。傳統(tǒng)微處理器針對有實時性要求的外設(shè)管理存在局限性,如需要保存與恢復(fù)中斷現(xiàn)場、中斷響應(yīng)延遲隨機性較大等。本文基于傳統(tǒng)微處理器擴展設(shè)計了一款面向外設(shè)管理的硬件多線程處理器,主要的設(shè)計目標有兩點：一是提高中斷響應(yīng)速度；二是當多中斷并發(fā)處理時,減少中斷平均處理時間。為了加快中斷的響應(yīng)速度,本文提出一種基于CK802嵌入式微處理器的細粒度多線程擴展設(shè)計方案,支持四個硬件線程并行處理中斷,并且允許中斷派發(fā)器直接將中斷服務(wù)程序派發(fā)到處理器的硬件線程上執(zhí)行,無需軟件干預(yù),減少了中斷現(xiàn)場的保存與恢復(fù)操作。同時,本文還提出一種條件輪詢的硬件線程調(diào)度策略,該策略只允許就緒的硬件線程參與調(diào)度,相比于輪詢調(diào)度策略,在多中斷并發(fā)場景下,其能夠更好地隱藏并發(fā)中斷的流水線延遲,提高處理器的中斷并行處理效率,減少中斷處理平均所需的時間。本文對多線程擴展前后的處理器進行了對比分析。實驗表明當硬件多線程處理器中存在空閑硬件線程時,其中斷響應(yīng)延遲只需一個時鐘周期,遠快于基準處理器12個時鐘周期的中斷響應(yīng)速度。而且當多中斷并發(fā)處理時,硬件多線程處理器的中斷平均處理時間較基準處理器減少了48.80%,代價是綜合面積增加了15.2%。本文還將該硬件多線程處理器與按輪詢策略調(diào)度的硬件多線程處理器進行了對比分析,實驗表明當多中斷并發(fā)處理時,本文實現(xiàn)的硬件多線程處理器的中斷平均處理時間比按輪詢策略調(diào)度的硬件多線程處理器減少了15.43%,而綜合面積只增加了1.3%。
【關(guān)鍵詞】：細粒度多線程 線程調(diào)度 實時性 中斷響應(yīng)延遲 中斷處理時間
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP332
【目錄】：

• 摘要5-6
• Abstract6-9
• 第一章 緒論9-15
• 1.1 研究背景9-10
• 1.2 硬件多線程處理器研究現(xiàn)狀10-12
• 1.3 論文研究內(nèi)容及意義12
• 1.4 論文組織結(jié)構(gòu)12-15
• 第二章 硬件多線程處理器的設(shè)計技術(shù)15-27
• 2.1 流水線技術(shù)15-18
• 2.1.1 數(shù)據(jù)相關(guān)16-18
• 2.1.2 控制相關(guān)18
• 2.1.3 結(jié)構(gòu)相關(guān)18
• 2.2 硬件多線程技術(shù)18-24
• 2.2.1 細粒度多線程19-20
• 2.2.2 粗粒度多線程20-22
• 2.2.3 同時多線程22-23
• 2.2.4 單芯片多處理器23-24
• 2.3 線程切換的硬件保護機制24-25
• 2.4 本章小結(jié)25-27
• 第三章 硬件多線程處理器的架構(gòu)擴展設(shè)計27-39
• 3.1 線程級并行實現(xiàn)方式分析27-28
• 3.2 線程級并行度分析28
• 3.3 系統(tǒng)整體架構(gòu)設(shè)計28-29
• 3.4 處理器指令流水線架構(gòu)的多線程擴展29-32
• 3.4.1 基準處理器的指令流水線架構(gòu)29-30
• 3.4.2 硬件多線程處理器的指令流水線架構(gòu)30-31
• 3.4.3 流水線效率提升理論分析31-32
• 3.5 中斷派發(fā)機制32-34
• 3.6 硬件線程調(diào)度策略34-36
• 3.7 本章小結(jié)36-39
• 第四章 硬件多線程處理器的電路設(shè)計與實現(xiàn)39-57
• 4.1 矢量中斷控制器設(shè)計39-41
• 4.1.1 中斷產(chǎn)生邏輯39-40
• 4.1.2 優(yōu)先級管理器40-41
• 4.2 中斷派發(fā)器設(shè)計41-44
• 4.2.1 線程狀態(tài)寄存器組42-43
• 4.2.2 中斷派發(fā)邏輯43-44
• 4.3 處理器指令流水線的多線程擴展設(shè)計44-54
• 4.3.1 中斷處理接口的多線程擴展設(shè)計44-47
• 4.3.2 通用寄存器組的多線程擴展設(shè)計47-48
• 4.3.3 譯碼級多線程擴展設(shè)計48-51
• 4.3.4 執(zhí)行級多線程擴展設(shè)計51-53
• 4.3.5 取指級多線程擴展設(shè)計53-54
• 4.4 同步信號量單元設(shè)計54-56
• 4.4.1 硬件信號量55-56
• 4.4.2 自旋鎖機制的實現(xiàn)56
• 4.5 本章小結(jié)56-57
• 第五章 硬件多線程處理器的FPGA驗證與結(jié)果分析57-65
• 5.1 FPGA功能驗證57-58
• 5.2 實驗結(jié)果分析58-64
• 5.2.1 流水線性能58-61
• 5.2.2 中斷響應(yīng)延遲61-62
• 5.2.3 中斷處理時間62-63
• 5.2.4 綜合面積63-64
• 5.3 本章小結(jié)64-65
• 第六章 總結(jié)與展望65-67
• 6.1 總結(jié)65
• 6.2 展望65-67
• 致謝67-69
• 參考文獻69-73
• 作者簡介73

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本文編號：562562