發(fā)布時(shí)間：2017-07-04 12:04

  本文關(guān)鍵詞：嵌入式GPU高剔除率裁剪單元與全系統(tǒng)仿真平臺的研究

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【摘要】：近年來，隨著嵌入式設(shè)備特別是智能手機(jī)的高速發(fā)展，人們對于嵌入式設(shè)備上的圖形顯示品質(zhì)和分辨率要求越來越高，單單依靠嵌入式CPU已經(jīng)很難滿足圖形繪制的要求，因此嵌入式圖形處理器(Graphics Processing Unit，GPU)，越來越得到人們的關(guān)注，面向嵌入式移動終端的專用3D圖形處理單元的研究已成為各大廠商和研究機(jī)構(gòu)的研究熱點(diǎn)。嵌入式GPU在功能上與面向桌面應(yīng)用的傳統(tǒng)GPU并無區(qū)別，但是介于嵌入式系統(tǒng)在面積和功耗上的嚴(yán)格約束，嵌入式GPU中可編程著色器核心數(shù)量極為有限，這就要求嵌入式GPU在圖形渲染時(shí)，最大程度地減少對場景外的三角形的處理，減輕著色器的計(jì)算量，提高整體的性能。另一方面，隨著嵌入式GPU體系結(jié)構(gòu)中可集成的功能部件規(guī)模日益龐大，對未來嵌入式GPU硬件結(jié)構(gòu)的設(shè)計(jì)帶來了極大的風(fēng)險(xiǎn)，導(dǎo)致嵌入式GPU在硬件微結(jié)構(gòu)設(shè)計(jì)、系統(tǒng)軟件開發(fā)和軟硬件協(xié)同驗(yàn)證等階段的設(shè)計(jì)時(shí)間不斷延長。本文針對上述問題，從嵌入式GPU的裁剪單元和全系統(tǒng)仿真平臺方面展開研究工作，為嵌入式GPU的研究和設(shè)計(jì)提供理論和技術(shù)基礎(chǔ)。 首先，本文提出了一種高剔除率的嵌入式GPU裁剪單元來剔除場景外的三角形，以減少后續(xù)單元的計(jì)算量。裁剪是圖形流水線的一部分，主要目的是剔除場景外的三角形，，減少光柵化以及后面步驟的計(jì)算量。本文將裁剪分為兩個階段：預(yù)裁剪階段和裁剪階段，在預(yù)裁剪階段，提出了編碼方法和斜率判定相結(jié)合的方法，使得預(yù)裁剪階段的剔除率提高了10%以上，在裁剪階段，利用雙裁剪面同時(shí)裁剪，將原來裁剪的過程減少了一半。 其次，本文基于QEMU虛擬機(jī)和SystemC硬件建模技術(shù)提出了嵌入式GPU全系統(tǒng)仿真平臺，使得嵌入式GPU及SoC系統(tǒng)設(shè)計(jì)開發(fā)早期便能提供一套具有高抽象層次的完整軟硬件協(xié)同設(shè)計(jì)與驗(yàn)證環(huán)境，在設(shè)計(jì)的早期即可針對嵌入式GPU圖形系統(tǒng)進(jìn)行功能性驗(yàn)證和架構(gòu)的設(shè)計(jì)空間探測，通過軟硬件協(xié)同平臺降低設(shè)計(jì)風(fēng)險(xiǎn)，減少設(shè)計(jì)成本，提高設(shè)計(jì)效率。
【關(guān)鍵詞】：嵌入式GPU裁剪 剔除率 仿真平臺
【學(xué)位授予單位】：天津大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP332
【目錄】：

• 摘要4-5
• ABSTRACT5-8
• 第一章 緒論8-11
• 1.1 研究背景8-9
• 1.2 本文主要工作和貢獻(xiàn)9-10
• 1.3 本文組織結(jié)構(gòu)10-11
• 第二章 國內(nèi)外研究現(xiàn)狀11-16
• 2.1 傳統(tǒng)裁剪算法和嵌入式GPU裁剪單元研究現(xiàn)狀11-14
• 2.1.1 Cohen-Sutherland裁剪算法11-12
• 2.1.2 Liang-Barsky裁剪算法12-13
• 2.1.3 Sutherland-Hodgeman裁剪算法13-14
• 2.1.4 嵌入式GPU裁剪單元研究現(xiàn)狀14
• 2.2 仿真平臺的研究現(xiàn)狀14-16
• 第三章 嵌入式GPU高剔除率的裁剪算法設(shè)計(jì)16-29
• 3.1 裁剪算法16
• 3.2 預(yù)裁剪算法16-27
• 3.2.1 編碼方法17-20
• 3.2.2 斜率判定方法20-27
• 3.3 裁剪求交算法27-28
• 3.4 總結(jié)28-29
• 第四章 嵌入式GPU高剔除率裁剪單元硬件設(shè)計(jì)29-34
• 4.1 寄存器組和編碼單元29-30
• 4.2 共用運(yùn)算單元30
• 4.3 預(yù)裁剪單元30-32
• 4.4 SH裁剪單元32
• 4.5 硬件實(shí)現(xiàn)結(jié)果32-33
• 4.6 本章總結(jié)33-34
• 第五章 嵌入式GPU仿真平臺研究34-49
• 5.1 SoC混合仿真平臺34-37
• 5.1.1 QEMU指令集仿真器34-35
• 5.1.2 SystemC事務(wù)級仿真模型35-36
• 5.1.3 QEMU-SystemC Wrapper36-37
• 5.1.4 SoC混合仿真平臺架構(gòu)37
• 5.2 嵌入式GPU體系結(jié)構(gòu)建模37-46
• 5.2.1 嵌入式GPU微結(jié)構(gòu)37-38
• 5.2.2 統(tǒng)一著色器構(gòu)建38-40
• 5.2.3 頂點(diǎn)拾取單元40-41
• 5.2.4 數(shù)據(jù)緩沖區(qū)41-42
• 5.2.5 光柵單元42-46
• 5.2.6 其他模塊46
• 5.3 嵌入式GPU仿真平臺軟-硬件協(xié)同仿真46-47
• 5.4 總結(jié)47-49
• 第六章 總結(jié)與展望49-51
• 6.1 總結(jié)49
• 6.2 展望49-51
• 參考文獻(xiàn)51-54
• 發(fā)表論文和參加科研情況說明54-55
• 致謝55

【參考文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前1條

1 韓俊剛;蔣林;杜慧敏;曹小鵬;董梁;孟李林;趙全良;殷誠信;張軍;;一種圖形加速器和著色器的體系結(jié)構(gòu)[J];計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào);2010年03期

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1 魏繼增;可配置可擴(kuò)展處理器關(guān)鍵問題研究[D];天津大學(xué);2010年

本文編號：517675