本文關(guān)鍵詞：基于FPGA的高速串行數(shù)據(jù)傳輸?shù)脑O(shè)計與實(shí)現(xiàn)

  更多相關(guān)文章： FPGA USB 3.0 DDR2 SDRAM PCI-E 高速數(shù)據(jù)傳輸

【摘要】：針對不同項目的需求,本文設(shè)計了兩個高速接口。某信號處理機(jī)在傳送數(shù)據(jù)時對傳輸速度有很高的要求。USB 3.0接口在市場上已經(jīng)廣泛普及,并且具有即插即用、傳輸速度快、兼容性強(qiáng)等優(yōu)點(diǎn),最大傳輸速度可達(dá)5Gbps。在此背景下,本文首先設(shè)計了以FPGA為控制中心、DDR2 SDRAM為數(shù)據(jù)緩存、USB 3.0接口作為與計算機(jī)進(jìn)行數(shù)據(jù)通信接口的高速數(shù)據(jù)傳輸電路。視頻采集卡是進(jìn)行視頻處理必不可少的硬件設(shè)備,對數(shù)據(jù)傳輸要求也很高,在研究和分析現(xiàn)有的高速數(shù)據(jù)傳輸接口技術(shù)的前提下,將PCI Express總線技術(shù)作為研究對象,根據(jù)任務(wù)需求基于FPGA對PCI Express總線接口進(jìn)行了程序設(shè)計,并在計算機(jī)上開發(fā)了硬件設(shè)備的驅(qū)動程序和性能測試軟件。論文首先對兩種接口技術(shù)的研究背景、國內(nèi)外研究現(xiàn)狀和接口協(xié)議進(jìn)行了介紹,然后根據(jù)任務(wù)設(shè)計要求,分別構(gòu)建了傳輸電路的系統(tǒng)框圖。USB 3.0接口主要工作是設(shè)計了一種以FPGA內(nèi)部的片上FIFO和DDR2 SDRAM為架構(gòu)的高速緩存器,設(shè)計了USB 3.0在從FIFO工作模式下的GPIF Ⅱ狀態(tài)機(jī),完成了VHDL控制程序的編寫；PCI-E接口主要工作是在FPGA中實(shí)現(xiàn)了PCI-E接口邏輯,通過PIO設(shè)計對內(nèi)部寄存器進(jìn)行讀寫操作,驗證了PCI-E存儲器讀寫以及完成等事務(wù)邏輯。數(shù)據(jù)傳輸使用DMA方式,介紹了DMA引擎模塊的設(shè)計方法,對DMA讀寫操作的流程進(jìn)行了分析。經(jīng)測試,USB 3.0接口可以穩(wěn)定的實(shí)現(xiàn)155MB/S的數(shù)據(jù)無誤差傳輸,解決了數(shù)據(jù)傳輸速度瓶頸；PCI-E接口經(jīng)過實(shí)際測試,DMA數(shù)據(jù)傳輸速度能達(dá)到1403MB/s,滿足系統(tǒng)的數(shù)據(jù)傳輸需求。
【關(guān)鍵詞】：FPGA USB 3.0 DDR2 SDRAM PCI-E 高速數(shù)據(jù)傳輸
【學(xué)位授予單位】：天津工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN791;TP334.7
【目錄】：

• 摘要4-5
• Abstract5-8
• 第一章 緒論8-12
• 1.1 研究背景及意義8
• 1.2 高速接口的國內(nèi)外研究現(xiàn)狀8-10
• 1.3 論文的主要工作10-12
• 第二章 高速串行通信接口技術(shù)的研究12-24
• 2.1 USB總線接口技術(shù)12-16
• 2.1.1 USB 3.0和USB 2.0對比12-13
• 2.1.2 USB 3.0傳輸協(xié)議分析13-15
• 2.1.3 USB 3.0應(yīng)用15-16
• 2.2 PCI-E總線技術(shù)16-23
• 2.2.1 PCI Express總線系統(tǒng)結(jié)構(gòu)16-18
• 2.2.2 PCI-E設(shè)備配置空間18-19
• 2.2.3 PCI-E總線層次結(jié)構(gòu)19-20
• 2.2.4 PCI Express總線的事務(wù)層20-23
• 2.3 本章小結(jié)23-24
• 第三章 基于FPGA的USB接口的設(shè)計與實(shí)現(xiàn)24-46
• 3.1 系統(tǒng)硬件整體方案設(shè)計24-25
• 3.2 USB 3.0接口設(shè)計25-28
• 3.2.1 USB控制芯片的選擇25-26
• 3.2.2 USB 3.0硬件電路設(shè)計26-28
• 3.3 DDR2 SDRAM接口設(shè)計28-31
• 3.3.1 DDR2芯片選型29-30
• 3.3.2 DDR2硬件電路設(shè)計30-31
• 3.4 FPGA的選型31
• 3.5 系統(tǒng)流設(shè)計實(shí)現(xiàn)31-44
• 3.5.1 時鐘模塊設(shè)計32-33
• 3.5.2 數(shù)據(jù)源模塊設(shè)計33-34
• 3.5.3 DDR2 SDRAM控制器設(shè)計34-42
• 3.5.4 USB控制設(shè)計42-44
• 3.6 系統(tǒng)整體仿真44-45
• 3.7 本章小結(jié)45-46
• 第四章 基于FPGA的PCI-E接口的設(shè)計與實(shí)現(xiàn)46-72
• 4.1 PCI-E IP核概述46-55
• 4.1.1 IP核參數(shù)設(shè)置及使用46-49
• 4.1.2 IP核接口介紹49-55
• 4.2 KC705實(shí)現(xiàn)PIO模式設(shè)計55-58
• 4.3 ML555實(shí)現(xiàn)DMA模式設(shè)計58-66
• 4.3.1 DMA模式介紹58
• 4.3.2 DMA的原理及設(shè)計58-64
• 4.3.3 中斷控制64-66
• 4.4 PCI-E驅(qū)動設(shè)計66-70
• 4.4.1 Windriver開發(fā)驅(qū)動流程66-69
• 4.4.2 PCI-E設(shè)備應(yīng)用開發(fā)69-70
• 4.5 本章小結(jié)70-72
• 第五章 高速串行通信接口的測試與驗證72-86
• 5.1 USB3.0接口測試72-80
• 5.1.1 設(shè)計測試環(huán)境72-75
• 5.1.2 USB 3.0實(shí)際測試75-76
• 5.1.3 DDR2 SDRAM測試76-77
• 5.1.4 實(shí)際數(shù)據(jù)傳輸測試77-80
• 5.2 PCI-E接口測試80-85
• 5.2.1 PIO模式測試80-82
• 5.2.2 DMA模式測試82-85
• 5.3 本章小結(jié)85-86
• 第六章 總結(jié)與展望86-88
• 參考文獻(xiàn)88-92
• 發(fā)表論文和參加科研情況92-94
• 致謝94

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