本文關(guān)鍵詞：Matrix2可配置標(biāo)量數(shù)據(jù)存儲(chǔ)器的設(shè)計(jì)及實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：Matrix2是課題組為滿足面向現(xiàn)代高性能應(yīng)用和嵌入式應(yīng)用等多樣化需求開發(fā)的一款高性能多核DSP芯片內(nèi)核;該微處理器內(nèi)核具有創(chuàng)新的自主知識(shí)產(chǎn)權(quán)的指令集體系結(jié)構(gòu);采用了VLIW技術(shù)和標(biāo)、向量單元并行的微體系結(jié)構(gòu),以開發(fā)更多的指令級(jí)并行(ILP)、數(shù)據(jù)級(jí)并行(DLP),獲得較高的峰值運(yùn)算性能。如何為其設(shè)計(jì)高效靈活、滿足要求的片上標(biāo)量數(shù)據(jù)存儲(chǔ)器是Matrix2研制中面臨的巨大挑戰(zhàn)。本文基于Matrix2微處理器總體結(jié)構(gòu)和專項(xiàng)應(yīng)用需求,針對(duì)內(nèi)核標(biāo)量運(yùn)算部件對(duì)標(biāo)量數(shù)據(jù)的訪存特點(diǎn),設(shè)計(jì)實(shí)現(xiàn)了可供程序員動(dòng)態(tài)配置的內(nèi)核標(biāo)量數(shù)據(jù)存儲(chǔ)器SM,本文的主要工作和關(guān)鍵技術(shù)具體從以下幾個(gè)方面展開:1.首先根據(jù)Matrix2功能及微體系結(jié)構(gòu),設(shè)計(jì)了標(biāo)量訪存指令集,該指令集支持半字、字、雙字、四字等多種數(shù)據(jù)粒度訪存操作以及可配置的線性、循環(huán)等尋址模式。2.為支持多種應(yīng)用需求,提出了可配置的標(biāo)量數(shù)據(jù)存儲(chǔ)器的設(shè)計(jì)方案和總體結(jié)構(gòu),支持程序員對(duì)標(biāo)量數(shù)據(jù)存儲(chǔ)器進(jìn)行L1DCache/SRAM工作模式、Cacheable/Un-Cacheable動(dòng)態(tài)可配置。3.基于L1DCache配置,實(shí)現(xiàn)了L1DCache訪存控制器,提出了基于程序員可編程管理的數(shù)據(jù)一致性維護(hù)機(jī)制。4.基于片上SRAM配置,按高、低位交叉方式組織多個(gè)存儲(chǔ)體,既滿足與L1DCache存儲(chǔ)體共享,又能為DMA的讀、寫并行訪存提供足夠帶寬,減少標(biāo)量訪存請(qǐng)求和DMA請(qǐng)求的訪存沖突。5.設(shè)計(jì)了L1DCache/SRAM標(biāo)量訪存流水線共享的控制器SMC;實(shí)現(xiàn)對(duì)標(biāo)量訪存譯碼、地址計(jì)算、數(shù)據(jù)寫回等功能流水線的控制。最后本文先后搭建了SM模塊級(jí)、單核系統(tǒng)級(jí)驗(yàn)證環(huán)境,進(jìn)行層次化功能驗(yàn)證,代碼覆蓋率達(dá)到100%,保障了SM功能正確;采用某廠家40nm工藝庫(kù)對(duì)設(shè)計(jì)進(jìn)行邏輯綜合與時(shí)序優(yōu)化,性能滿足設(shè)計(jì)需求。
【關(guān)鍵詞】：L1DCache SRAM DSP 數(shù)據(jù)一致性 可配置
【學(xué)位授予單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP333
【目錄】：

• 摘要10-11
• Abstract11-12
• 第一章 緒論12-22
• 1.1 研究背景與課題意義12-16
• 1.1.1 多核成為高性能DSP發(fā)展主流12-15
• 1.1.2 項(xiàng)目背景與意義15-16
• 1.2 DSP片上存儲(chǔ)結(jié)構(gòu)研究16-20
• 1.2.1 層次化存儲(chǔ)16-18
• 1.2.2 便簽式存儲(chǔ)18-20
• 1.3 本文所做的主要工作20-21
• 1.4 論文的組織結(jié)構(gòu)21-22
• 第二章 Matrix2標(biāo)量存儲(chǔ)器總體設(shè)計(jì)22-32
• 2.1 Matrix2結(jié)構(gòu)概述22-23
• 2.2 標(biāo)量存儲(chǔ)器總體設(shè)計(jì)23-26
• 2.2.1 標(biāo)量存儲(chǔ)器設(shè)計(jì)需求24
• 2.2.2 標(biāo)量存儲(chǔ)器總體結(jié)構(gòu)24-26
• 2.3 標(biāo)量訪存指令的設(shè)計(jì)26-31
• 2.3.1 指令尋址模式設(shè)計(jì)26-27
• 2.3.2 標(biāo)量訪存指令功能27-29
• 2.3.3 標(biāo)量指令格式編碼29-31
• 2.4 本章小結(jié)31-32
• 第三章 可配置流水線的設(shè)計(jì)與控制32-57
• 3.1 標(biāo)量訪存流水線設(shè)計(jì)32-35
• 3.1.1 標(biāo)量訪存流水線劃分32-33
• 3.1.2 標(biāo)量訪存功能模塊33-35
• 3.2 標(biāo)量訪存控制器35-41
• 3.2.1 SMC控制實(shí)現(xiàn)36-39
• 3.2.2 SMC容錯(cuò)機(jī)制39-41
• 3.3 可配置存儲(chǔ)體設(shè)計(jì)與模式切換41-46
• 3.3.1 Cache/SRAM存儲(chǔ)體結(jié)構(gòu)設(shè)計(jì)41-44
• 3.3.2 配置模式切換設(shè)計(jì)44-46
• 3.4 SRAM流水線設(shè)計(jì)46-53
• 3.4.1 SRAM總體結(jié)構(gòu)與功能概述46-47
• 3.4.2 SRAM訪存流水線設(shè)計(jì)47-48
• 3.4.3 SRAM訪存仲裁控制器48-51
• 3.4.4 SRAM訪存性能評(píng)估51-53
• 3.5 外設(shè)訪存流水線設(shè)計(jì)53-55
• 3.6 本章小結(jié)55-57
• 第四章 L1DCache的設(shè)計(jì)與實(shí)現(xiàn)57-70
• 4.1 L1DCache總體設(shè)計(jì)57-59
• 4.2 L1DCache流水線設(shè)計(jì)59-63
• 4.2.1 訪存命中判斷59-61
• 4.2.2 可配置Un-Cacheable訪存61-62
• 4.2.3 請(qǐng)求缺失處理62-63
• 4.3 可編程的數(shù)據(jù)一致性維護(hù)機(jī)制63-67
• 4.3.1 可編程的數(shù)據(jù)一致性維護(hù)機(jī)制63-64
• 4.3.2 支持訪存和作廢管理的并行硬件結(jié)構(gòu)64-67
• 4.4 寫回效率比較67-68
• 4.5 本章小結(jié)68-70
• 第五章 功能驗(yàn)證與邏輯綜合70-84
• 5.1 功能驗(yàn)證概述70-71
• 5.2 模塊級(jí)功能驗(yàn)證71-76
• 5.2.1 搭建測(cè)試平臺(tái)71-72
• 5.2.2 功能點(diǎn)驗(yàn)證72-76
• 5.3 系統(tǒng)級(jí)功能驗(yàn)證76-80
• 5.4 邏輯綜合與優(yōu)化80-83
• 5.5 本章小結(jié)83-84
• 第六章 總結(jié)與展望84-86
• 6.1 論文總結(jié)84-85
• 6.2 工作展望85-86
• 致謝86-88
• 參考文獻(xiàn)88-92
• 作者在學(xué)期間取得的學(xué)術(shù)成果92

【相似文獻(xiàn)】

中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前1條

1 許奧利;Matrix2可配置標(biāo)量數(shù)據(jù)存儲(chǔ)器的設(shè)計(jì)及實(shí)現(xiàn)[D];國(guó)防科學(xué)技術(shù)大學(xué);2014年

  本文關(guān)鍵詞：Matrix2可配置標(biāo)量數(shù)據(jù)存儲(chǔ)器的設(shè)計(jì)及實(shí)現(xiàn)，，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：508093