本文關(guān)鍵詞：面向流媒體應(yīng)用的存儲控制器研究與設(shè)計，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著工藝的進步,近年來處理器性能快速提升,而存儲器的性能提升遠遠落后于處理器,存儲器成為高性能處理器的性能瓶頸,訪存系統(tǒng)在高性能處理器中的重要性逐漸加大,采用合適的存儲調(diào)度算法是提高訪存性能的重要手段。當(dāng)前,流媒體應(yīng)用逐漸成為處理器的主要負載,與傳統(tǒng)應(yīng)用相比,流媒體應(yīng)用中的數(shù)據(jù)記錄通過流的數(shù)據(jù)組織形式載入同時進行并行化加速處理,對存儲系統(tǒng)提出了不同的要求,因此本論文針對流媒體應(yīng)用對處理器訪存系統(tǒng)展開研究。本設(shè)計的主要工作包括:(1)研究DDR的JEDEC標(biāo)準(zhǔn)協(xié)議規(guī)范,了解DDR SDRAM的工作機制及其關(guān)鍵技術(shù),為存儲控制器的整體設(shè)計提供理論基礎(chǔ)。(2)對存儲調(diào)度算法進行比較,找出不同的存儲調(diào)度算法在資源公平性和數(shù)據(jù)吞吐量之間各自具有什么樣的特點,需不需要增加多余的硬件設(shè)計,分析各種調(diào)度算法在面向流媒體應(yīng)用時具有什么樣的優(yōu)劣之處。(3)分析流媒體應(yīng)用的訪存特性。通過對流媒體靜態(tài)和動態(tài)壓縮標(biāo)準(zhǔn)的訪存行為進行分析,發(fā)現(xiàn)其數(shù)據(jù)訪存不同于傳統(tǒng)訪存,同時根據(jù)流數(shù)據(jù)在內(nèi)存中的映射關(guān)系,更好的了解流數(shù)據(jù)的訪存特性。(4)根據(jù)JEDEC標(biāo)準(zhǔn)協(xié)議規(guī)范,設(shè)計符合DDR協(xié)議的存儲控制器整體架構(gòu),并根據(jù)分析所得的流媒體應(yīng)用的訪存特性,優(yōu)化實現(xiàn)了DDR存儲控制器并完成的RTL級設(shè)計。(5)對所設(shè)計的存儲控制器進行軟硬件仿真及驗證,并給出分析結(jié)果。在硬件驗證條件有所限制的情況下,系統(tǒng)頻率為125MHz,測得該存儲控制器的最大路徑延時為6.649ns,最小周期為9.143ns,資源使用的總功耗為5.542W,漏流功耗接近總功耗的50%。
【關(guān)鍵詞】：DDR 流媒體應(yīng)用 存儲控制器 FPGA Verilog
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP333

  本文關(guān)鍵詞：面向流媒體應(yīng)用的存儲控制器研究與設(shè)計，由筆耕文化傳播整理發(fā)布。

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本文編號：498420