本文關(guān)鍵詞：相關(guān)、對稱FIR算法的并行化設(shè)計及硬件實現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：可重構(gòu)處理器是當(dāng)前處理器領(lǐng)域的研究熱點,一般采用運(yùn)行時可動態(tài)重構(gòu)的功能單元,實現(xiàn)算法到計算引擎的空間映射,從而大大提高系統(tǒng)靈活性和資源利用率,同時又保留著專用集成電路優(yōu)越的性能優(yōu)勢。諸多方面使得重構(gòu)處理器日漸成為許多高端應(yīng)用場合的首選。論文給出一種可集成在多核異構(gòu)SoC系統(tǒng)的重構(gòu)專用處理核架構(gòu),對內(nèi)部主要模塊、資源構(gòu)成及詳細(xì)參數(shù)進(jìn)行了介紹。系統(tǒng)采用粗粒度的靜態(tài)配置方式改變基本運(yùn)算單元的拓?fù)浣Y(jié)構(gòu)和互連關(guān)系,通過資源復(fù)用實現(xiàn)特定應(yīng)用的硬件加速。該處理器系統(tǒng)的主要功能是實現(xiàn)幾種數(shù)字信號處理算法,例如F1R、相關(guān)、FFT、矩陣運(yùn)算等。該論文主要研究自相關(guān)、互相關(guān)、對稱FIR三類算法在該系統(tǒng)上的硬件實現(xiàn)。首先基于算法的乘加特性,提出一種適合算法特征并滿足項目性能需求的變階流水串行乘累加器。該乘累加器是相關(guān)算法的核心控制模塊,基于該模塊,并結(jié)合系統(tǒng)運(yùn)算資源、存儲資源規(guī)模的分析,提出四路并行設(shè)計方案。由于相關(guān)算法每次滑窗的運(yùn)算量并不均勻,針對每一路的任務(wù)分配問題,論文提出基于負(fù)載平衡的并行劃分策略,著力使每一路的運(yùn)算負(fù)載分配盡可能一致,最大化降低系統(tǒng)運(yùn)行時間。由于大點數(shù)自相關(guān)、互相關(guān)算法的源向量不可分割以及存儲資源受限,不同的參數(shù)區(qū)間會對應(yīng)不同的并行度,針對16到128k的點數(shù)覆蓋要求,論文提出三種相應(yīng)的硬件方案并設(shè)計實現(xiàn)。對稱FIR算法應(yīng)用極為廣泛,針對需求中該算法較大的點數(shù)變化范圍,論文提出一種“二維分割”技術(shù),解決了DMA搬運(yùn)階段基于并行化設(shè)計的數(shù)據(jù)細(xì)粒度分割、存儲問題,以及大點數(shù)情形下內(nèi)存容量所限,需要進(jìn)行多次DMA搬入、處理、搬出時的粗粒度分割問題,從而實現(xiàn)任意參數(shù)對稱FIR算法的四路并行化設(shè)計。針對每組算法的硬件設(shè)計,論文給出關(guān)鍵模塊的仿真波形圖以及相應(yīng)特征點的性能測試結(jié)果,數(shù)據(jù)表明設(shè)計的優(yōu)越性能符合高端應(yīng)用場景的實時性要求。最后,論文在充分調(diào)研芯片驗證技術(shù)的基礎(chǔ)上,結(jié)合實際的項目驗證流程,提出三種驗證平臺及驗證方法：傳統(tǒng)測試平臺、FPGA原型芯片驗證以及基于UVM驗證方法學(xué)的自動化平臺驗證。并基于三類算法的RTL設(shè)計,給出具體測試內(nèi)容及覆蓋率分析。
【關(guān)鍵詞】：可重構(gòu)處理器 自相關(guān) 互相關(guān) 對稱FIR 硬件并行化 功能驗證
【學(xué)位授予單位】：南京大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP332
【目錄】：

• 摘要4-6
• Abstract6-12
• 1 緒論12-20
• 1.1 可重構(gòu)處理器12-13
• 1.2 數(shù)字信號處理算法的硬件設(shè)計13-16
• 1.2.1 FIR算法13-15
• 1.2.2 互相關(guān)算法15-16
• 1.2.3 自相關(guān)算法16
• 1.3 芯片驗證技術(shù)16-19
• 1.3.1 驗證語言的發(fā)展17
• 1.3.2 驗證結(jié)構(gòu)的發(fā)展17-18
• 1.3.3 高級驗證方法學(xué)18-19
• 1.4 論文主要工作及結(jié)構(gòu)19
• 1.5 論文課題來源19-20
• 2 可重構(gòu)專用處理器架構(gòu)20-26
• 2.1 異構(gòu)多核SoC系統(tǒng)架構(gòu)20
• 2.2 RASP核內(nèi)部架構(gòu)20-22
• 2.3 重構(gòu)操作詳細(xì)流程22-24
• 2.4 重構(gòu)控制器24-25
• 2.5 本章小結(jié)25-26
• 3 相關(guān)、對稱FIR算法的并行設(shè)計實現(xiàn)26-53
• 3.1 技術(shù)協(xié)議及分析26-27
• 3.1.1 技術(shù)指標(biāo)26
• 3.1.2 設(shè)計方案26-27
• 3.1.3 設(shè)計難點27
• 3.2 乘累加器設(shè)計27-30
• 3.3 自相關(guān)算法并行設(shè)計30-38
• 3.3.1 算法簡介30
• 3.3.2 算法并行設(shè)計30-32
• 3.3.3 基于RASP核的硬件設(shè)計方案32-36
• 3.3.4 仿真波形及結(jié)果分析36-38
• 3.4 互相關(guān)算法并行設(shè)計38-45
• 3.4.1 算法簡介38-39
• 3.4.2 算法并行設(shè)計39-40
• 3.4.3 基于RASP核的硬件設(shè)計方案40-43
• 3.4.4 仿真波形及結(jié)果分析43-45
• 3.5 對稱FIR算法并行設(shè)計45-51
• 3.5.1 算法簡介45
• 3.5.2 算法并行設(shè)計45-48
• 3.5.3 基于RASP核的硬件設(shè)計方案48-49
• 3.5.4 仿真波形及結(jié)果分析49-51
• 3.6 本章小結(jié)51-53
• 4 基于三類測試平臺的功能驗證53-66
• 4.1 基于傳統(tǒng)測試平臺的功能驗證53-57
• 4.1.1 測試環(huán)境描述53-54
• 4.1.2 測試內(nèi)容54-57
• 4.2 原型FPGA芯片驗證57-61
• 4.2.1 FPGA驗證平臺介紹58-59
• 4.2.2 平臺測試方法59-60
• 4.2.3 測試內(nèi)容60-61
• 4.3 基于UVM平臺的功能驗證61-65
• 4.3.1 平臺介紹61-62
• 4.3.2 代碼圖示62-64
• 4.3.3 覆蓋率分析64-65
• 4.4 本章小結(jié)65-66
• 5 總結(jié)與展望66-68
• 5.1 工作總結(jié)66
• 5.2 工作展望66-68
• 參考文獻(xiàn)68-75
• 攻讀碩士學(xué)位期間發(fā)表論文和取得的成果75-76
• 致謝76-77

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本文編號：464174