本文關(guān)鍵詞：基于FPGA的DDR2 SDRAM控制器的設(shè)計與實現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：存儲器是電子通信設(shè)備特別是計算機的重要組成部分,對整個系統(tǒng)起著關(guān)鍵性的作用�，F(xiàn)在的存儲器為了滿足電子產(chǎn)品的多功能、高性能、低功耗的需要,不管是在容量上還是在存取速度上都有了進(jìn)一步的要求。DDR2 SDRAM有讀寫速度快、容量大、穩(wěn)定性高等優(yōu)良的特性,使其在電子通信領(lǐng)域都有著廣泛的應(yīng)用。DDR2SDRAM相對于其他的同步動態(tài)隨機存儲器,其性價比最高。然而由于DDR2SDRAM操作繁瑣,操作的過程中設(shè)計的參數(shù)眾多,操作的模式種類亦復(fù)雜。為了穩(wěn)定有效地對DDR2進(jìn)行控制,本文設(shè)計了一個合理、簡潔的DDR2 SDRAM控制器。只需簡單地控制用戶接口,就能實現(xiàn)對存儲器的訪問。通過仿真軟件驗證,本文的設(shè)計實現(xiàn)了基本的讀寫數(shù)據(jù)功能。本文首先詳細(xì)分析DDR2 SDRAM的工作原理,熟悉其結(jié)構(gòu)和接口信號;在此基礎(chǔ)上,給出了DDR2 SDRAM的主要操作步驟和典型的讀寫時序;通過自頂向下設(shè)計方法,將整個控制器設(shè)計劃分為初始化模塊、讀寫控制模塊、數(shù)據(jù)通道模塊和刷新模塊。其中初始化模塊用于設(shè)置存儲器的工作模式;讀寫模塊用于對存儲器的數(shù)據(jù)讀寫操作;數(shù)據(jù)通道模塊完成讀寫數(shù)據(jù)的傳輸;而刷新模塊負(fù)責(zé)對DDR2SDRAM定時刷新。在實現(xiàn)的過程中,通過狀態(tài)機的形式完成了初始化模塊和讀寫控制模塊的設(shè)計;數(shù)據(jù)通道模塊采用FIFO解決不同時鐘域的問題。這樣的設(shè)計模式,使整個系統(tǒng)的結(jié)構(gòu)一目了然,同時也利于代碼的維護(hù)和調(diào)試。最后本文搭建了仿真和驗證平臺,FPGA處理器采用XILINX公司提供的SPARTAN 6系列的XC6SLX75-3CFGG676器件,存儲器采用Micron公司提供的型號為MT47H128M16-25的DDR2 SDRAM。利用該公司自帶的ISim仿真工具,對控制器的各個操作和讀寫時序進(jìn)行仿真,并實現(xiàn)了在FPGA開發(fā)板上的驗證。根據(jù)給出仿真和驗證結(jié)果,驗證了本文設(shè)計的正確性,為后續(xù)的視頻轉(zhuǎn)換系統(tǒng)提供了良好的基礎(chǔ)。
【關(guān)鍵詞】：控制器 初始化 讀寫控制 數(shù)據(jù)通道 刷新
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 縮略語對照表11-14
• 第一章 緒論14-20
• 1.1 課題研究的背景和意義14
• 1.2 DDR2 SDRAM及控制器的發(fā)展?fàn)顩r14-17
• 1.3 本文的研究內(nèi)容和結(jié)構(gòu)安排17-20
• 第二章 DDR2 SDRAM的基本結(jié)構(gòu)和操作流程20-38
• 2.1 DDR2 SDRAM的基本結(jié)構(gòu)20-24
• 2.1.1 DDR2 SDRAM的存儲單元20-21
• 2.1.2 DDR2 SDRAM的外部引腳分布21-23
• 2.1.3 DDR2 SDRAM的內(nèi)部結(jié)構(gòu)23-24
• 2.2 DDR2 SDRAM的基本操作24-32
• 2.2.1 DDR2 SDRAM的操作原理24-29
• 2.2.2 初始化過程29
• 2.2.3 編程模式寄存器29-32
• 2.3 DDR2 SDRAM的突發(fā)模式操作32-36
• 2.3.1 突發(fā)讀操作32-34
• 2.3.2 突發(fā)寫操作34-35
• 2.3.3 交替讀寫時序35-36
• 2.4 本章小結(jié)36-38
• 第三章 DDR2 SDRAM控制器的設(shè)計與實現(xiàn)38-50
• 3.1 DDR2 SDRAM控制器的系統(tǒng)設(shè)計38-40
• 3.1.1 DDR2 SDRAM控制器的模塊劃分38-40
• 3.1.2 全局狀態(tài)轉(zhuǎn)移40
• 3.2 DDR2 SDRAM控制器的實現(xiàn)40-49
• 3.2.1 初始化模塊的設(shè)計40-44
• 3.2.2 讀寫控制模塊的設(shè)計44-45
• 3.2.3 數(shù)據(jù)通道模塊設(shè)計45-48
• 3.2.4 刷新模塊的設(shè)計48-49
• 3.3 本章小結(jié)49-50
• 第四章 DDR2 SDRAM控制器的仿真與驗證50-62
• 4.1 DDR2 SDRAM控制器的功能仿真50-58
• 4.1.1 初始化模塊仿真51-55
• 4.1.2 讀寫控制模塊的仿真55-56
• 4.1.3 數(shù)據(jù)通道模塊的仿真56-57
• 4.1.4 刷新模塊的仿真57-58
• 4.2 Spartan_6 FPGA平臺的驗證58-59
• 4.2.1 Spartan_6 驗證平臺58-59
• 4.2.2 驗證流程59
• 4.3 本章小結(jié)59-62
• 第五章 總結(jié)與展望62-64
• 5.1 本文工作總結(jié)62-63
• 5.2 今后工作展望63-64
• 參考文獻(xiàn)64-66
• 致謝66-68
• 作者簡介68-69

【參考文獻(xiàn)】

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 李圣;DDR2 SDRAM控制器的研究與實現(xiàn)[D];西安電子科技大學(xué);2011年

  本文關(guān)鍵詞：基于FPGA的DDR2 SDRAM控制器的設(shè)計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號：445439