發(fā)布時(shí)間：2017-06-05 02:14

  本文關(guān)鍵詞：基于FPGA的DDR3設(shè)計(jì)與實(shí)現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：近些年來,高速數(shù)字系統(tǒng)對帶寬的要求不斷提高。在基于FPGA的系統(tǒng)中,經(jīng)常需要一個(gè)外部存儲(chǔ)器接口來緩沖超過了FPGA內(nèi)部存儲(chǔ)容量的數(shù)據(jù)。這種接口往往決定了整個(gè)系統(tǒng)的性能。除了更高的性能,內(nèi)存控制器設(shè)計(jì)也需要是靈活的和容易實(shí)現(xiàn)的。隨著內(nèi)存的速度和容量的飛速提高,內(nèi)存的控制邏輯也逐漸變得越來越復(fù)雜,其接口的設(shè)計(jì)越來越具有挑戰(zhàn)性。本文就實(shí)現(xiàn)基于FPGA的DDR3控制器和接口設(shè)計(jì)這一課題,著重從時(shí)序控制邏輯和Leveling功能兩個(gè)方面進(jìn)行研究和設(shè)計(jì),以滿足高性能的要求。主要工作如下:首先由DDR3的特性與功能,引出了DDR3由于FLY-BY拓?fù)涠M(jìn)行Write Leveling技術(shù)設(shè)計(jì)的必要性,并深入研究了DDR3復(fù)雜的工作過程和相關(guān)命令。接下來結(jié)合高速高性能處理板項(xiàng)目工程,進(jìn)行基于FPGA的DDR3控制器各模塊的總體架構(gòu)設(shè)計(jì),給出了400MHz和800MHz時(shí)鐘頻率下的設(shè)計(jì)實(shí)現(xiàn)細(xì)節(jié),以期高效率利用DDR3-1866的數(shù)據(jù)傳輸速率。然后針對FLY-BY拓?fù)浣Y(jié)構(gòu)帶來的時(shí)鐘信號和數(shù)據(jù)/數(shù)據(jù)選通信號之間的飛行時(shí)間偏移,深入闡述了Write Leveling技術(shù)的原理,并且結(jié)合Leveling過程中關(guān)鍵信號的信號完整性和時(shí)序分析,給出了基于FPGA物理層接口的Leveling技術(shù)的具體實(shí)現(xiàn)方法以及Write Leveling過程實(shí)現(xiàn)的相關(guān)算法。最后通過Xilinx的ML605開發(fā)板和高速高性能處理板的硬件平臺(tái),借助Xilinx的Chip Scope片上邏輯分析儀,完成對DDR3 Leveling技術(shù)設(shè)計(jì)的板級驗(yàn)證與調(diào)試。在基于Kintex-7系列FPGA的DDR3系統(tǒng)運(yùn)行一段時(shí)間后,通過Chip Scope對一些關(guān)鍵信號進(jìn)行監(jiān)控,最后成功實(shí)現(xiàn)了800MHz速率的高速傳輸,并在開發(fā)板和實(shí)際系統(tǒng)中得到驗(yàn)證。相關(guān)算法具有創(chuàng)新性和工程應(yīng)用價(jià)值,為今后Write Leveling技術(shù)的設(shè)計(jì)優(yōu)化提供了經(jīng)驗(yàn)。
【關(guān)鍵詞】：DDR3 FPGA Write Leveling 物理層 Chip Scope 調(diào)試
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP333

  本文關(guān)鍵詞：基于FPGA的DDR3設(shè)計(jì)與實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號：422700