本文關(guān)鍵詞：FPGA中嵌入式塊存儲(chǔ)器的設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著集成電路工藝水平、設(shè)計(jì)水平的不斷提高,數(shù)字集成電路的規(guī)模越來越大,速度越來越快,集成度越來越高。其中現(xiàn)場(chǎng)可編程邏輯器件FPGA的發(fā)展尤甚,新一代的FPGA更是逐步向著小線寬工藝、內(nèi)嵌CPU或者DSP、結(jié)構(gòu)化的ASIC、低成本器件、非易失FPGA等方向發(fā)展。作為FPGA中的基本組成部分,嵌入式塊存儲(chǔ)器與分立的存儲(chǔ)器件相比,有著以下顯著的特點(diǎn):·與FPGA電路兼容,符合FPGA的布線規(guī)則·高度的可編程特性,端口位寬、存儲(chǔ)深度、讀寫模式應(yīng)該是可編程的,以滿足FPGA在設(shè)計(jì)場(chǎng)合下的需求�！び捎谑乔度氲紽PGA芯片內(nèi)部的,所以面積約束和功耗約束較嚴(yán)格。本文設(shè)計(jì)了一款應(yīng)用于FPGA中的嵌入式塊存儲(chǔ)器(Embedded Block Ram,EBR),EBR容量達(dá)9Kbits(72 x 128bits),采用與FPGA一樣的工藝尺寸設(shè)計(jì),具有高度的兼容性;該EBR具有豐富的編程特性,可以設(shè)置為單端口、雙端口、FIFO、ROM等模式的存儲(chǔ)器件,同時(shí)端口位寬支持9bits、4bits、2bits、1bit、雙倍位寬等模式,讀寫模式支持通用、即寫即現(xiàn)、寫前讀等模式,可編程的同步/異步復(fù)位功能,時(shí)鐘的可編程反相輸入;該EBR的物理面積非常小,在FPGA中內(nèi)嵌有48塊EBR。本文的課題來源于西安智多晶微電子有限公司的某款FPGA產(chǎn)品研發(fā)項(xiàng)目。本文首先從存儲(chǔ)單元、延時(shí)單元的設(shè)計(jì)仿真入手,接著研究了存儲(chǔ)陣列的配置方式,繼而設(shè)計(jì)了相應(yīng)的譯碼電路。最后對(duì)EBR整體的功能特性以及性能能參數(shù)做了驗(yàn)證仿真,其功能和性能能夠滿足設(shè)計(jì)要求。
【關(guān)鍵詞】：FPGA 嵌入式塊存儲(chǔ)器 SRAM 功能驗(yàn)證 性能仿真
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-12
• 符號(hào)對(duì)照表12-13
• 縮略語對(duì)照表13-16
• 第一章 緒論16-28
• 1.1 可編程邏輯器件概況16-21
• 1.2 下一代可編程邏輯器件的發(fā)展趨勢(shì)21-23
• 1.3 本文課題的提出23-25
• 1.4 本章小結(jié)25-28
• 第二章 EBR中的存儲(chǔ)單元和延時(shí)單元的設(shè)計(jì)28-48
• 2.1 EBR的存儲(chǔ)單元(bit cell)的設(shè)計(jì)28-40
• 2.2 EBR中延時(shí)單元(delay cell)的設(shè)計(jì)40-47
• 2.3 本章小結(jié)47-48
• 第三章 EBR存儲(chǔ)陣列的配置以及譯碼電路的設(shè)計(jì)48-60
• 3.1 EBR存儲(chǔ)陣列的配置方式48-49
• 3.2 EBR的地址結(jié)構(gòu)以及相應(yīng)的譯碼電路的設(shè)計(jì)49-55
• 3.3 可配置端口位寬的設(shè)計(jì)55-59
• 3.4 本章小結(jié)59-60
• 第四章 EBR的功能驗(yàn)證和性能仿真60-86
• 4.1EBR的功能分類60-61
• 4.2EBR功能驗(yàn)證平臺(tái)的搭建61-62
• 4.3 功能驗(yàn)證的結(jié)果62-80
• 4.4 EBR的性能仿真80-85
• 4.5 本章小結(jié)85-86
• 第五章 結(jié)論86-88
• 致謝88-90
• 參考文獻(xiàn)90-92
• 作者簡(jiǎn)介92-93

【共引文獻(xiàn)】

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  本文關(guān)鍵詞：FPGA中嵌入式塊存儲(chǔ)器的設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

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本文編號(hào)：415073