針對(duì)大載質(zhì)量物流運(yùn)輸設(shè)備存在制動(dòng)延遲嚴(yán)重、制動(dòng)效率低的問(wèn)題,基于數(shù)字信號(hào)處理器(DSP)和CAN總線對(duì)大載質(zhì)量運(yùn)輸設(shè)備電制動(dòng)器進(jìn)行優(yōu)化設(shè)計(jì)。首先優(yōu)化DSP結(jié)構(gòu),將其分為消息控制和CAN總線內(nèi)核連通兩部分,采用哈佛總線結(jié)構(gòu),使其內(nèi)部程序和數(shù)據(jù)完全隔離,互不干擾;然后優(yōu)化CAN總線,將其分為物理層、應(yīng)用層和數(shù)據(jù)鏈路層,并將傳輸幀格式進(jìn)一步升級(jí),增加格式幀類型,從而提高其轉(zhuǎn)換能力;最后根據(jù)DSP和CAN總線優(yōu)化結(jié)構(gòu),建立同步集成機(jī)制,實(shí)現(xiàn)電制動(dòng)器整體優(yōu)化。仿真分析結(jié)果表明,優(yōu)化后的電制動(dòng)器在無(wú)干擾狀態(tài)下制動(dòng)延遲降低了27%,有干擾狀態(tài)下制動(dòng)延遲降低了35%,電制動(dòng)器制動(dòng)效果得到提升。

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【文章目錄】：
1 基于DSP和CAN總線的運(yùn)輸設(shè)備電制動(dòng)器優(yōu)化
    1.1 內(nèi)嵌DSP結(jié)構(gòu)優(yōu)化
        1)CPU接口。
        2)控制器邏輯狀態(tài)寄存器。
        3)消息存儲(chǔ)RAM。
        4)信息濾波電路。
    1.2 CAN總線結(jié)構(gòu)優(yōu)化
    1.3 運(yùn)輸設(shè)備電制動(dòng)器優(yōu)化
2 仿真測(cè)試分析
    2.1 無(wú)干擾狀態(tài)下制動(dòng)延遲對(duì)比
    2.2 干擾狀態(tài)下制動(dòng)延遲對(duì)比
3 結(jié)束語(yǔ)



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