以超大規(guī)模集成電路芯片晶體管數(shù)量持續(xù)增長為物質(zhì)基礎(chǔ),單芯片多核處理器以可擴(kuò)展性好、設(shè)計(jì)復(fù)雜度低、性能功耗比高等優(yōu)點(diǎn),成為當(dāng)前單芯片處理器體系結(jié)構(gòu)發(fā)展的主流。單芯片多核處理器分為同構(gòu)多核處理器和異構(gòu)多核處理器兩種。無論是同構(gòu)還是異構(gòu)多核處理器,在計(jì)算性能迅速提升的同時(shí),也帶來了多核存儲(chǔ)層次多、共享cache競(jìng)爭和存儲(chǔ)帶寬受限等技術(shù)挑戰(zhàn)。圍繞這些多核存儲(chǔ)問題,本文主要針對(duì)不規(guī)則存儲(chǔ)訪問應(yīng)用開展算法層次的存儲(chǔ)優(yōu)化技術(shù)研究、面向不規(guī)則存儲(chǔ)訪問應(yīng)用和在線事務(wù)處理應(yīng)用開展了多核共享cache體系結(jié)構(gòu)優(yōu)化技術(shù)研究、面向帶寬優(yōu)化的存儲(chǔ)控制器調(diào)度算法研究。 本文在算法級(jí)存儲(chǔ)優(yōu)化方面,首先分析了密集不規(guī)則矩陣和稀疏不規(guī)則矩陣運(yùn)算的訪存特征,建立了帶優(yōu)先級(jí)的重用數(shù)據(jù)訪存模型。再結(jié)合異構(gòu)多核處理器的存儲(chǔ)層次性能特點(diǎn),提出了減少中間臨時(shí)結(jié)果傳輸、矩陣分塊并行計(jì)算、多buffer實(shí)現(xiàn)計(jì)算與數(shù)據(jù)傳輸重疊、循環(huán)展開隱藏片內(nèi)存儲(chǔ)訪問延時(shí)、改變數(shù)據(jù)存放格式減少控制開銷和通用處理器核PPE與計(jì)算處理器核SPE并行計(jì)算提高程序并行性和訪存帶寬利用率等6種適合不規(guī)則矩陣在異構(gòu)多核處理器上的存儲(chǔ)優(yōu)化技術(shù)。最后,利用Cell ...

【文章頁數(shù)】：164 頁

【學(xué)位級(jí)別】：博士

【部分圖文】：

圖2.19加速比隨SPE數(shù)量變化曲線

國防科學(xué)技術(shù)大學(xué)研究生院博士學(xué)位論文128時(shí)的延時(shí)卻大于n’=96時(shí)的延時(shí)，重傳數(shù)據(jù)占用較多時(shí)間。)3-buffer，不同SPE個(gè)數(shù)的性能比較分析01020304050607001234567SPE數(shù)量時(shí)間（秒）SPE平均執(zhí)行時(shí)間SPE計(jì)算時(shí)間SPE訪存....

圖 2.21 SPMV 執(zhí)行時(shí)間和總時(shí)間曲線

圖2.20不同下的性能3)各個(gè)優(yōu)化的結(jié)果圖2.21中，前4種優(yōu)化方法針對(duì)SPMV，所以總時(shí)間隨著SPMV的計(jì)算時(shí)間逐步減少。最后兩種方法則對(duì)SPMV的計(jì)算沒有作用，所以SPMV的計(jì)算時(shí)間沒有變化，但總時(shí)間仍在減少。

圖2.22加速比

圖3.4SPMV計(jì)算中各數(shù)據(jù)的cache特征

(d)10次計(jì)算各數(shù)據(jù)cache容量占用對(duì)比圖3.4SPMV計(jì)算中各數(shù)據(jù)的cache特征圖3.4所示，對(duì)12個(gè)來自UF的稀疏矩陣向量乘分別進(jìn)行1次和10次現(xiàn)以下特征：陣A占用了大約90%的cache容量，向量p和r一起占了約....

本文編號(hào)：4019342